transistor），因應著科技需求進而演生出現在之場效電晶體（field effect transistor），半導體工業日新月異，顯然已成為現代科技產業之主流。
圖 1-1 積體電路上電晶體數量與時間之關係圖【1】
圖 1-2 電晶體元件尺寸發展與時間之趨勢圖【1】
1-2 電晶體發展趨勢
儘管製程技術不斷地進步，但是當半導體元件發展至一百奈米以 下之世代時。將會遭遇到幾項困難與挑戰。分別為：
（一） 閘極氧化層穿隧電流增加使得靜態功率增加與可靠性降低；
（二） 源極/汲極延伸區域（source/drain extension region，SDE）之 高濃度與淺接面於製程上的不易達成； 穿隧（Fowler Nordheim Tunneling，簡稱FN Tunneling）之強度時，亦 將出現明顯之閘極電流，因為載子直接穿越了閘極氧化層所形成之梯
圖 1-3 電子依直接穿透機制注入閘極能帶示意圖【2】
氧化層厚度即必須要被限制於1.5 nm 至2.0 nm 之間【7】。
（二） 源極/汲極延伸區域之高濃度與淺接面的不易達成︰
隨著元件之縮小，電荷共享效應（charge sharing effect）越來越 明顯，使得短通道效應（short channel effect，SCE）變的更加嚴重。
為有效控制短通道效應以及改善次臨限斜率（sub-threshold swing），
源極/汲極延伸區域之接面深度必須隨著元件之縮小而縮小；此時，
為不讓源極/汲極延伸區域之片電阻（sheet resistance）因為較淺之接 面深度而變大，源極/汲極延伸區域之摻雜濃度也必須要同時提高
【8】。
於製程技術方面，根據A. Nishida 等人於1998 年之研究中指 出，若要製造出兼具（1）接面深度很淺、（2）片電阻很小兩項優點 之源極/汲極延伸區域，可行之途徑為採用低能量之離子佈植（ion implant），並於離子佈植之後，使用快速高溫回火（rapid thermal annealing，RTA）製程。然而，使用低能量之離子佈植，往往無法有
示，通道中摻雜數量於統計學上之變化、閘極氧化層厚度、通道長度 小，達到增加元件傳輸速度（mobility），由圖 1-4 中得知當元件縮小 做到90 nm 尺寸時，通道之尺寸已縮小到 50 nm；
（mobility）上升；反之，對 NMOS 元件而言，則為於元件上沉積氮 化矽薄膜，造成通道伸張應力，達到提升傳輸速度之效果，如圖 1-5 所示。
1.2 nm
圖 1-4 半導體奈米製程進入 90 nm 三大改革方向示意圖【1】
（a） （b）
圖 1-5 PMOS 元件掺雜鍺離子與 NMOS 元件沉積 氮化矽薄膜之結構示意圖【1】
隨著閘極氧化層厚度之減少，進而提升了導通電流增加，目前主
統平面單一閘極元件（single gate），進步到雙閘極元件（double gate）、 多閘極元件（tri-gate），甚至半環繞閘極元件（Ω gate）、完全環繞式
圖 1-7 奈米元件結構上革新之流程示意圖
圖 1-8 早期雙閘極奈米元件（double gate）之結構示意圖
（fully-surround gate）可說為最理想之元件結構【15】，如圖 1-12 所 示，閘極部分整個將通道包圍住，對通道內電子傳輸之控制能力大大 提升，創造出最理想之元件效率。但因此元件之結構複雜，製程技術 困難，如︰（1）如何製作出懸空之奈米線通道（2）閘極材質填入且 完全包覆通道等問題，均是目前半導體製程技術上需要突破之難題。
（a） tri-gate
圖 1-10 中期多閘極奈米元件（tri-gate）之結構示意圖【1】
（c） tri-gate
（b） tri-gate
本實驗研究主要結合半導體由上往下之製程技術（top-down）與熱氧 化應力限制原理（stress limited oxidation），研究製作出極小線寬之懸 掛式矽奈米線，藉此奈米線充當源極（source）與汲極（drain）之間 溝通的通道，期望製作出矽奈米線場效電晶體元件。
（a） Ω gate
（b） Ω gate
圖 1-11 中後期之半環繞閘極奈米元件（Ω gate）之結構示意圖【15】
（a）
（b）
圖 1-12 後期之完全環繞式閘極奈米元件（fully-surround gate）
之結構示意圖【15】
圖 1-13 電晶體尺寸與研究發展之路線示意圖【16】
圖 1-13 為電晶體尺寸與研究發展路線示意圖【16】，可得知電晶 體從發明至今，為符合摩爾定律之發展，元件尺寸不斷微型縮小化，
效能也不斷提升與進步。從 2003～2005 年之間，結合矽鍺磊晶成長 與超薄閘極氧化層方法製作出30～50 nm 閘極線寬之電晶體元件；至 2007 年採用高介電系數材料用以當閘極氧化層，且搭配著金屬閘極 製程製作出20 nm 閘極線寬之電晶體元件；至今 2008～2011 年，藉 由改變電晶體元件外型結構，由傳統之平面單一閘極（single gate）
電晶體創新研發出非平面多閘極（tri-gate）電晶體，甚至完全環繞式 閘極（fully-surround gate）電晶體元件，皆能大大提升電晶體之效能。
為讓電晶體發展一直符合摩爾定律，科學家不斷創造新的結構與
圖 1-14 Ⅲ-Ⅴ族材料電晶體元件之結構示意圖【1】
（3）矽奈米線為主電晶體元件：藉由矽奈米線充當電子傳輸通道製 作出電晶體元件，圖 1-20 為小線宽之矽奈米線結合 High-K 製 程與金屬閘極之應用，藉由縮小通道尺寸與閘極氧化層厚度用 以達到提升元件之效能。
本實驗研究主要以矽奈米線為主電晶體，結合半導體由上往下之 製 程 技 術 （top-down ） 與 熱 氧 化 應 力 限 制 原 理 （ stress limited oxidation），研究製作出 20～50 nm 線寬之懸空矽奈米線，且藉此矽 奈米線當電子（電洞）傳輸之通道，期望製作出矽奈米線之場效電晶 體元件。
（a） 傳輸速度比較圖
（b） 能量損耗比較圖
圖 1-15 Ⅲ-Ⅴ族材料電晶體與一般電晶體電性比較示意圖
圖 1-16 奈米碳管電晶體元件之結構示意圖【1】
（a） Id-Vg 電性圖
（b） 傳輸速度比較圖
圖 1-17 奈米碳管電晶體與一般電晶體電性比較示意圖
圖 1-18 不同結構之奈米碳管電性示意圖
圖 1-19 奈米碳管成長形貌示意圖【1】
圖 1-20 矽奈米線電晶體元件之結構示意圖【1】
圖 2-1 矽奈米線電晶體之元件剖面圖