矽奈米線場效電晶體之研究
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(2) . 摘 要 . 當半導體元件微縮至深次微米之領域時，金氧半場效電晶體具環繞閘 極 結 構 （ Surrounding Gate SOI MOSFET’s ） 能 有 效 降 低 短 通 道 效 應 （Short-Channel Effects）且具備理想之次臨界斜率（Ideal Subthreshold Slope）。短通道效應使得元件應用數位電路時，產生漏電流（Leakage Current）導致不必要之功率消耗，進而影響電路的功能。因此研究矽奈米 線場效電晶體元件（SiNW-FET）元件成為刻不容緩之事。 本論文研究利用已經發展成熟的矽半導體製程技術，與熱氧化應力限 制原理（Stress Limited Oxidation），設計製作完全環繞式閘極之矽奈米線 場效電晶體元件。本研究之矽奈米線場效電晶體，其奈米線定義範圍為直 徑20～50奈米、長度200～400奈米。於室溫下量測其元件特性，發現其電 性除完美呈現出標準場效電晶體之特性外，於某些元件中更呈現出庫倫阻 斷現象之特性（Coulomb-blockade） 。我們推測形成電流-電壓特性圖呈現階 梯現象之原因，乃為絕緣層上之矽元件層進行摻雜製程時，恰巧於通道中 形成砷島（As islands）所造成。本研究結果成功利用熱氧化應力限制原理 （Stress Limited Oxidation）製作出直徑50奈米以下之矽奈米線。.
(3) . Abstract. . As semiconductor devices are scaled into to the deep submicron meter. regime,. surrounding-gated. silicon. on. insulator. metal-oxide-semiconductor field effect transistors (SOI MOSFET’s) have shown promise in both the short-channel effect and in achieving a nearly ideal subthreshold slope. To control the surrounding-gated SOI MOSFET’s very well, when they are applied to the VLSI, there is a need to develop an accurate model for the suspended silicon nanowire field effect transistors (SiNW-FET). In this study, we use the well developed silicon semiconductor process and the Stress Limited Oxidation to fabricate fully-surround gated silicon nanowire field effect transistor. The present SiNW-FET had dimensions of 20 ~ 50 nm in diameter and 200 ~ 400 nm in length, and exhibited well pronounced classical field effect transistor characteristics and Coulomb-blockade phenomena at room temperature. The I=V staircases may be attributed to charging of As islands with sizes in the nanometer region, formed by As atoms from the top silicon layer of SOI wafer during ion implantation. These results open a new path to build a SiNWs by minimizing the diameter below 50 nm..
(4) . 誌 謝. . 首先感謝我的指導教授 胡淑芬博士，於碩士班兩年期間給予我 細心的指導與諄諄教誨，給我許多實驗上寶貴的經驗與建議，並循序 漸進地指引我論文的方向，使本論文得以順利完成，並且讓我在這兩 年的研究生涯學習到很多的東西，不僅讓我學習到作實驗該有的態 度，也讓我學會並了解許多待人處事的原則與方法。此外，亦感謝口 試委員黃昭淵教授、羅廣禮博士、李敏鴻教授以及胡淑芬教授給我的 寶貴建議和指教，使本論文能更為完備。 接著我要特別感謝美商安捷倫公司的黃室森先生，提供了貴重的 半導體量測設備儀器讓我使用，而讓我的實驗更加完整，並且感謝國 家奈米元件實驗室的劉正財、宋金龍、謝錦龍、巫振榮工程師以及代 工組趙子綾、李春杏、范庭瑋、陳琇芝小姐，謝謝他們在實驗上的指 導與幫忙，好讓我盡快的完成我的實驗。 最後，我要將此篇論文獻給我的父、母親與弟弟，在這段研究期 間內，他們在物質上與精神上的辛苦支持著我，提供我衣食無虞的環 境，使我在生活上不虞匱乏，並無時無刻的關心，予以鼓勵，使我得 以完成碩士學位。 另外我要感謝本先進材料與元件實驗室的學長庭維、成基、柏源 與我的同學友聖、佳靈、俊琪以及學弟昌學、靖揚、柏育，他們的幫 忙與協助，讓我的實驗研究更加順利。還有我要感謝我溫柔體貼的女 朋友婉惠，讓我的生活更加充實與多采多姿，也感謝她給予我心靈與 精神上的支持與鼓勵，好讓我更有信心朝我的目標邁進。. 庭宇 敬上.
(5) . . 目 錄 目錄....................................................................................................................I 表目錄..............................................................................................................III 圖目錄.............................................................................................................IV. 第一章 歷史回顧..............................................................................................1 第二章 實驗製程............................................................................................23 2-1 元件結構與光罩設計..................................................................23 2-1-1 元件結構……………………..........................................23 2-1-2 光罩佈局與設計……………………….……………….24 2-2 矽奈米線場效電晶體製作步驟..................................................33 2-2-1 矽奈米線場效電晶體前置準備步驟..............................33 2-2-2 矽奈米線場效電晶體第一道步驟..................................38 2-2-3 矽奈米線場效電晶體第二道步驟..................................45 2-2-4 矽奈米線場效電晶體第三道步驟..................................53 2-2-5 矽奈米線場效電晶體第四道步驟..................................57 2-2-6 矽奈米線場效電晶體第五道步驟..................................61 第三章 量測與分析........................................................................................65 3-1 量測儀器之架設..........................................................................66 3-1-1 使用之設備儀器…………………..................................66 3-1-2 元件電性量測步驟與方法………..................................67. I.
(6) . . 3-2 電流對源汲極偏壓電性量測（Id-Vd）........................................67 3-2-1 相同參數元件 Id-Vd 電性量測………............................67 3-2-2 庫倫阻斷（Coulomb Blockade）效應…...........................72 3-2-3 不同參數元件 Id-Vd 電性量測比較…............................78 3-3 電流對源汲極偏壓電性量測（Id-Vd） ，變動閘極偏壓（Vg）.....83 3-4 主動區電流對汲極偏壓微分與汲極偏壓作圖（dI/dV-Vd）......87 第四章 結果與討論........................................................................................92 參考文獻…………………….……………………………………………….94. II.
(7) . . 表目錄. 表 2-1 不同參數之氧化前後線寬變化整理表格………………………......50. III.
(8) . . 圖目錄. 圖1-1 積體電路上電晶體數量與時間之關係圖............................................2 圖1-2 電晶體元件尺寸發展與時間之趨勢圖………………........................2 圖1-3 電子依直接穿透機制注入閘極能帶示意圖........................................4 圖1-4 半導體奈米製程進入90 nm三大改革方向示意圖..............................7 圖1-5 PMOS元件掺雜鍺離子與NMOS元件沉積氮化矽薄膜之結構...........7 圖1-6 高介電材料閘極氧化層與多晶矽閘極之間界面產生缺陷示意圖....9 圖1-7 奈米元件結構上革新之流程示意圖..................................................10 圖1-8 早期雙閘極奈米元件（double gate）之結構示意圖………………..10 圖1-9 中期多閘極奈米元件（tri-gate）之結構示意圖...................................11 圖1-10 中期多閘極奈米元件（tri-gate）之結構示意圖.................................12 圖1-11 中後期之半環繞閘極奈米元件（Ω gate）之結構示意圖………...13 圖1-12 後期之完全環繞式閘極奈米元件（fully-surround gate）之結構示 意圖…………………………………………………………………..14 圖1-13 電晶體尺寸與研究發展之路線示意圖…………………..………..15 圖1-14 Ⅲ-Ⅴ族材料電晶體元件之結構示意圖...........................................17 圖1-15 Ⅲ-Ⅴ族材料電晶體與一般電晶體電性比較示意圖.......................18 圖1-16 奈米碳管電晶體元件之結構示意圖………………...…..………...19 圖1-17 奈米碳管電晶體與一般電晶體電性比較示意…………..………..20 圖1-18 不同結構之奈米碳管電性示意圖....................................................21. IV.
(9) . . 圖1-19 奈米碳管成長形貌示意圖................................................................21 圖1-20 矽奈米線電晶體元件之結構示意圖................................................22 圖 2-1 矽奈米線電晶體之元件剖面圖..........................................................23 圖 2-2 矽奈米線電晶體完成元件之結構示意圖..........................................24 圖2-3 晶圓上之Die與Die之間相對位置之示意圖.......................................25 圖2-4 晶圓上一個Die中之光罩佈局示意圖................................................26 圖2-5 為第一道光罩，定義元件之汲極、源極與中間通道..........................28 圖2-6 為第二道光罩，定義矽奈米線之氧化窗............................................29 圖2-7 為第三道光罩，定義元件之閘極（gate）..............................................30 圖2-8 為第四道光罩，定義汲極、源極與閘極之接觸窗..............................31 圖2-9 為第五道光罩，定義汲極、源極與閘極之金屬接線..........................32 圖2-10 SOI晶圓沉積TEOS氧化矽層結構剖面示意圖.................................34 圖2-11 耦合式電漿對TEOS層作離子反應蝕刻之剖面示意圖..................35 圖2-12 耦合式電漿對元件層作離子反應蝕刻之剖面示意圖....................36 圖2-13 濕式蝕刻之氫氟酸對絕緣層蝕刻之剖面示意圖............................36 圖2-14 晶圓前置準備步驟流程示意圖........................................................37 圖2-15 源極、汲極與中間通道顯影後之檢視之SEM示意圖......................40 圖 2-16 源極、汲極與中間通道蝕刻後之檢視之 SEM 示意圖（仿 SOI 結 構之晶圓）……………………………..………………………........41 圖 2-17 源極、汲極與中間通道蝕刻後之檢視之 SEM 示意圖（SOI 晶 圓）……………………………………………………....................42. V.
(10) . . 圖2-18 源極、汲極與中間通道蝕刻後加浸泡SC 1之檢視之SEM示意圖 （SOI晶圓）.........................................................................................43 圖2-19 晶圓第一道步驟流程示意圖............................................................44 圖2-20 水平爐管，氧化溫度930℃，氧化時間3小時20分鐘，形成二氧化 矽層厚度500 Å。 （仿SOI結構之晶圓）.............................................47 圖 2-21 垂直爐管，氧化溫度 900℃，氧化時間 2 小時 15 分鐘，形成二氧 化矽層厚度 300 Å。 （仿 SOI 結構之晶圓）........................................48 圖2-22 垂直爐管，氧化溫度900℃，氧化時間2小時45分鐘，形成二氧化 矽層厚度400 Å。 （SOI晶圓）.............................................................49 圖 2-23 水平爐管，氧化溫度 930℃，氧化時間 3 小時 20 分鐘，形成二氧 化矽層厚度 500 Å 之 TFSEM 示意圖。 （仿 SOI 結構之晶圓）.........51 圖 2-24 晶圓第二道步驟流程示意圖............................................................52 圖2-25 閘極顯影後之檢視之SEM示意圖....................................................54 圖2-26 閘極蝕刻後之檢視之SEM示意圖....................................................55 圖2-27 晶圓第三道步驟流程示意圖............................................................56 圖2-28 接觸窗顯影後之檢視之SEM示意圖................................................58 圖2-29 接觸窗蝕刻後之檢視之SEM示意圖................................................59 圖2-30 晶圓第四道步驟流程示意圖............................................................60 圖2-31 閘極、汲極與源極連接端內部元件結構之示意圖..........................62 圖2-32 金屬蝕刻後之閘極、汲極與源極連接端內外部元件結構之示意圖 （SOI晶圓）...........................................................................................63. VI.
(11) . . 圖2-33 晶圓第五道步驟流程示意圖............................................................64 圖 3-1 電晶體電性量測儀器架設示意圖......................................................66 圖 3-2 Triax cable 與 Coax cable 接線之結構示意圖.....................................67 圖 3-3 為 VAR1 之掃描方法...........................................................................68 圖3-4 量測條件參數設定..............................................................................68 圖 3-5 三顆條件相同之元件：直徑 30 nm、長度 200 nm 之 Id-Vd 電性示 意圖…………………………………………………………………69 圖 3-6 四顆條件相同之元件：直徑 30 nm、長度 400 nm 之 Id-Vd 電性示 意圖......................................................................................................70 圖 3-7 三顆條件相同之元件：直徑 40 nm、長度 200 nm 之 Id-Vd 電性示 意圖……..............................................................................................71 圖 3-8 三顆條件相同之元件：直徑 40 nm、長度 400 nm 之 Id-Vd 電性示 意圖......................................................................................................71 圖3-9 上圖為單電子電晶體之庫倫阻斷結構（Coulomb Blockade）圖； 下圖為相對之電位能示意圖..............................................................72 圖 3-10 庫 倫 阻 斷（Coulomb Blockade） 效應之電子流動方式示意圖....73 圖 3-11 施以閘極偏壓後之單電子電晶體電路示意圖................................74 圖 3-12 庫 倫 阻 斷（Coulomb Blockade） 之 I-V 特 性 示 意 圖 ..................74 圖 3-13 單電子電晶體之充電與造成週期性導電之關係圖（a）為施加之閘 極電壓與量子點之充電關係圖（b）為施加之閘極電壓與導電性之 關係圖............................................................................................76. VII.
(12) . . 圖 3-14 本實驗元件結構之正視圖................................................................77 圖 3-15 摻雜離子位於通道中間之結構示意圖............................................77 圖 3-16 通道長度同為 200 nm，變化奈米線直徑 30、40 nm，Id-Vd 電性 比較示意圖........................................................................................78 圖 3-17 通道長度同為 400 nm，變化奈米線直徑 30、40 nm，Id-Vd 電性 比較示意圖........................................................................................79 圖 3-18 通道直徑同為 30 nm，變化奈米線長度 200 nm 與 400 nm，Id-Vd 電性比較示意圖................................................................................80 圖 3-19 通道直徑同為 40 nm，變化奈米線長度 200 nm 與 400 nm，Id-Vd 電性比較示意圖................................................................................81 圖 3-20 通道直徑同為 40 nm，變化奈米線長度 200 nm 與 400 nm，Id-Vd 電性比較示意圖（階梯特性）............................................................82 圖 3-21 元件尺寸通道直徑 30 nm、長度 400 nm，於不同閘極偏壓下 Id-Vd 特性曲線示意圖................................................................................84 圖 3-22 元件尺寸通道直徑 40 nm、長度 400 nm，於不同閘極偏壓下 Id-Vd 特性曲線示意圖................................................................................84 圖 3-23 元件尺寸通道直徑 40 nm、長度 400 nm，於不同閘極偏壓下 Id-Vd 特性曲線示意圖（階梯特性一）........................................................86 圖 3-24 元件尺寸通道直徑 40 nm、長度 400 nm，於不同閘極偏壓下 Id-Vd 特性曲線示意圖（階梯特性二）........................................................86. VIII.
(13) . . 圖 3-25 通道直徑同為 40 nm，變化奈米線長度 200、400 nm，（a）Id-Vd （b）dI/dV-Vd 電性比較示意圖（階梯特性）..................................88 圖 3-26 元件通道直徑 40 nm、長度 400 nm，於不同閘極偏壓下（a）Id-Vd （b）dI/dV-Vd 電性比較示意圖（階梯特性）..................................89 圖 3-27 元件通道直徑 40 nm、長度 400 nm，於不同閘極偏壓下（a）Id-Vd （b）dI/dV-Vd 電性比較示意圖（一般特性）..................................91. IX.
(14) . . 第一章 歷史回顧. 1-1 摩爾定律（Morre’s Law） 自 1947 年巴丁（Bardeen） 、布拉頓（Brattain） 、蕭克利（Shockley） 三人於美國貝爾實驗室製造出第一個具放大電流效果之固態三極 體，並且首先啟用了「電晶體（transistor）」此一名稱，電晶體之發 明帶領科技發展快速邁入下一個世代，伴隨著製程技術之快速發展與 突 破 ， 電 晶 體 從 最 早 之 雙 載 子 接 面 電 晶 體 （ bipolar junction transistor） ，因應著科技需求進而演生出現在之場效電晶體（field effect transistor） ，半導體工業日新月異，顯然已成為現代科技產業之主流。 至 1960 年英特爾（Intel）創辦人高登‧摩爾（Gordon Moore） 根據他長期觀察電晶體發展之趨勢，首先提出「摩爾定律」。摩爾定 律乃指：積體電路每平方英吋上可容納之電晶體數目，因半導體製程 技術不斷提升，約每隔十八個月電晶體數量便將增加一倍，性能也將 提升一倍，但是售價維持不變。圖 1-1 為英特爾（Intel）公司根據歷 年來電晶體數量發展整理之關係圖【1】，由圖中可得知到達 2005 年 時，積體電路每平方英吋上容納之電晶體數目已可達十億個，隨著電 晶體數量增多，元件產品之效能也跟著提升，進而滿足現代人需求。 為遵循摩爾定律發展，半導體製程必須於技術上不斷創新與進 步，元件尺寸越做越小，進入了「奈米元件時代」 。圖 1-2 為英特爾 （Intel）公司將元件尺寸發展與時間所作之趨勢圖【1】 ，紅線部份為 元件尺寸大小，黑線部分為元件內閘極線寬之大小。由圖中可得知 2008 年已可做出 45 nm 之元件，其閘極尺寸亦縮小到 20 nm。由趨勢 可預測出到達 2010 年時，半導體製程技術已經可作出 30 nm 之元件， 並發展出效能更高之產品。 1.
(15) . . 圖 1-1 積體電路上電晶體數量與時間之關係圖【1】. 圖 1-2 電晶體元件尺寸發展與時間之趨勢圖【1】. 2.
(16) . 1-2 電晶體發展趨勢. 儘管製程技術不斷地進步，但是當半導體元件發展至一百奈米以 下之世代時。將會遭遇到幾項困難與挑戰。分別為： （一） 閘極氧化層穿隧電流增加使得靜態功率增加與可靠性降低； （二） 源極/汲極延伸區域（source/drain extension region，SDE）之 高濃度與淺接面於製程上的不易達成； （三） 通道中不規則之摻雜導致臨界電壓產生變化。 以下將分別介紹這幾項挑戰【2】 。 （一） 閘極氧化層厚度縮小之限制︰ 為要確保閘極對通道能夠保有良好之控制能力，閘極氧化層厚度 必須隨元件縮小而變薄。薄氧化層帶來許多優點，如導通電流增加、 加強閘極對通道之控制能力、可降低操作電壓等；但也引發不少之問 題，如︰閘極漏電流增加、載子遷移率（mobility）下降、多晶矽閘 極空乏效應更為顯著等等，此些問題將限制氧化層厚度之縮小【3-5】 。 目前超薄氧化層之元件已被廣泛的研究中，特別是針對閘極漏電 流方面。於早期之研究中顯示，當閘極氧化層厚度減低至6奈米以下 時，載子可直接穿隧（direct tunneling）之方式通過閘極氧化層之效 應越來越明顯。因此，即使閘極氧化層上之電場未達到發生富樂諾罕 穿隧（Fowler Nordheim Tunneling，簡稱FN Tunneling）之強度時，亦 將出現明顯之閘極電流，因為載子直接穿越了閘極氧化層所形成之梯 型能障，形成所謂之閘極漏電流，穿隧能帶圖如圖1-3所示【6】。然 而，若閘極漏電流過大將會導致靜態功率之上升。因此，閘極氧化層 厚度之縮小必須要被限制住，藉以避免閘極漏電流不斷地上升。根據 S. H. Lo 等人之研究指出，因為要於單位面積中維持固定之靜態功率 消耗，因而必須要將閘極漏電流限制於1 A/cm2以下，而此時之閘極. 3.
(17) . 氧化層厚度即必須要被限制於1.5 nm 至2.0 nm 之間【7】 。. （二） 源極/汲極延伸區域之高濃度與淺接面的不易達成︰ 隨著元件之縮小，電荷共享效應（charge sharing effect）越來越 明顯，使得短通道效應（short channel effect，SCE）變的更加嚴重。 為有效控制短通道效應以及改善次臨限斜率（sub-threshold swing）， 源極/汲極延伸區域之接面深度必須隨著元件之縮小而縮小；此時， 為不讓源極/汲極延伸區域之片電阻（sheet resistance）因為較淺之接 面深度而變大，源極/汲極延伸區域之摻雜濃度也必須要同時提高 【8】 。. 圖 1-3 電子依直接穿透機制注入閘極能帶示意圖【2】. 4.
(18) . . 於製程技術方面，根據A. Nishida 等人於1998 年之研究中指. 出，若要製造出兼具（1）接面深度很淺、（2）片電阻很小兩項優點 之源極/汲極延伸區域，可行之途徑為採用低能量之離子佈植（ion implant），並於離子佈植之後，使用快速高溫回火（rapid thermal annealing，RTA）製程。然而，使用低能量之離子佈植，往往無法有 效的將摻雜佈植入矽基板內。當離子佈植之能量降至10 keV 以下 時，載子活化效率將明顯的發生退化，連帶使得接面內之片電阻因此 顯著之升高；一旦使用僅有1 keV 之離子佈植能量時，此狀況將更加 嚴重，此時受到佈植的摻雜中，活化效率將僅10%。因源極/汲極延伸 區域之高摻雜濃度不易達成，使得片電阻過高，最終將使得導通電流 因此降低【9】 。 （三） 通道中不規則之摻雜導致臨界電壓產生變化︰ 1975 年，於R. W. Keyes 等人之研究中指出，於日後元件逐漸縮 小之後，金氧半元件之表現大膽地被預測，將嚴重地受到通道中摻雜 數量於統計學上之變化所影響【10】 。到了1992 年，K. Nishinohara 等 人則運用了二維之元件模擬，發表了元件表現上之變化同時亦將受到 通道中摻雜濃度分布之影響【11】 。至1993 年時，T. Mizuno 等人更 深入研究了尺寸很小之金氧半元件各項表現，根據研究結果，發現閘 極氧化層厚度、通道長度以及通道寬度之些微變動，並不足以對元件 之臨界電壓造成重大之影響【12】。 直至1994 年，T. Mizuno 等人更進一步地以實驗說明通道中摻雜 數量於統計學上之變化對元件表現之重要性【13】。實驗過程中，一 個包含256 顆金氧半元件之陣列被製造出來，面積僅有大約0.7 mm2，此些元件有不同之通道長度、通道寬度、閘氧化層厚度、通道 摻雜濃度，所有元件之臨界電壓都於實驗中被量測出來。研究結果顯. 5.
(19) . 示，通道中摻雜數量於統計學上之變化、閘極氧化層厚度、通道長度. 以及通道寬度之些微變動對於元件表現上的確有其影響；其中，以通 道中摻雜數量於統計學上之變化為影響元件臨界電壓最重要之因素。 值得一提的是，當元件尺寸越小時，通道中摻雜數量對元件臨界 電壓之影響將更加嚴重。因此，近年來相關之研究越來越多，除研發 更新之製程技術之外，亦可藉由結構上之改良，如絕緣層上矽電晶 體，用以改善此一問題【14】。 於 90 奈米半導體元件製程技術上，為克服上述之難題，提出了 以下三個方法用以克服，圖 1-4 為三種方法示意圖。 （1）藉由將元件之通道部份（channel）與閘極線寬（gate length）縮 小，達到增加元件傳輸速度（mobility） ，由圖 1-4 中得知當元件縮小 做到 90 nm 尺寸時，通道之尺寸已縮小到 50 nm； （2）減少閘極氧化層之厚度，藉由減少閘極氧化層厚度可使電子更 加容易穿隧導通，有效提升元件之導通電流； （3）藉由於矽材質中摻雜鍺離子（Ge），或於元件之上沉積氮化矽 薄膜，造成通道內結構擠壓或伸張，使電洞（電子）於通道中行進更 快來達到提升元件之效能。其中摻雜方式因元件之性質而不同。以 PMOS 元件為主，常於源極（source）與汲極（drain）中掺雜鍺原子 子，藉由源極與汲極結構上擠壓通道造成通道縮短導致元件傳輸速度 （mobility）上升；反之，對 NMOS 元件而言，則為於元件上沉積氮 化矽薄膜，造成通道伸張應力，達到提升傳輸速度之效果，如圖 1-5 所示。. 6.
(20) . . 1.2 nm. 圖 1-4 半導體奈米製程進入 90 nm 三大改革方向示意圖【1】. （a）. （b）. 圖 1-5 PMOS 元件掺雜鍺離子與 NMOS 元件沉積 氮化矽薄膜之結構示意圖【1】. 7.
(21) . . 隨著閘極氧化層厚度之減少，進而提升了導通電流增加，目前主. 流之半導體製程中，甚至已經做出厚度僅有 1.2 nm 之閘極氧化層， 如此薄之閘極氧化層大約等於五個原子疊在一起的厚度，如圖 1-4 所 示。於這種尺度之下，所有之物理現象都於量子力學所規範的世界 內，例如：電子之穿隧效應（tunneling effect）。因為穿隧效應產生， 使得電子有機會越過氧化層所形成之位能障壁（potential barrier）而 產生漏電流，這也為今日積體電路晶片功耗的來源之一。 為解決這個嚴重問題，科學家們開始將介電常數比二氧化矽更高 之物質引用於閘極氧化層中，也即為所謂的 High-K 製程。例如鉿 （Hafnium）與鋯（Zirconium）之金屬氧化物（二氧化鉿、二氧化鋯） 等高介電常數之物質均能有效降低閘極漏電流。隨著閘極氧化層之介 電常數增加後，閘極氧化層之厚度便能增加而維持相同之電容大小。 而較厚之閘極氧化層又可降低電子透過穿隧效應穿過氧化層之機 率，有效降低漏電流產生。然而藉新材料製作之閘極氧化層也必須考 慮其位能障壁高度，因為此些新材料的傳導帶（conduction band）與 價帶（valence band）和半導體的傳導帶與價帶的差距比二氧化矽小 （二氧化矽之傳導帶與矽之間的高度差約為 8 ev），故仍然有可能導 致閘極漏電流出現。 利用高介電材料用以當閘極氧化層，可有效降低閘極漏電流。但 因為高介電材料與常用之閘極材質（多晶矽材料）材料特性上不相 容，故於薄膜沉積時常於兩種材質界面上產生缺陷（defect） ，缺陷之 產生往往將造成元件之損害，如圖 1-6 所示，因此在使用高介電常數 材料製程時，多半會搭配金屬閘極製程（metal gate）以減少元件之耗 損。. 8.
(22) . . 圖 1-6 高介電材料閘極氧化層與多晶矽閘極之間界面 產生缺陷示意圖【1】. 除從改變閘極氧化層之材料用以增加元件之遷移率，相對的，科 學家們也將注意力放在元件結構上，藉由搭配新穎之半導體製程技 術，研究發展出創新之元件結構用以提升元件之效能。從剛開始的傳 統平面單一閘極元件（single gate） ，進步到雙閘極元件（double gate） 、 多閘極元件（tri-gate），甚至半環繞閘極元件（Ω gate）、完全環繞式 閘極元件（fully-surround gate），藉由結構上改變用以增加閘極對通 道內電子傳輸有更高之控制能力，達到提高元件效能之目的。圖 1-7 為奈米元件結構上革新之流程示意圖。 圖 1-8 為早期之雙閘極奈米元件（double gate） ，由圖中可得知閘 極可控制到通道部分有左右兩邊，而上面之部分則由較厚之絕緣層所 隔離，這樣結構之元件效能比起傳統平面單一閘極元件（single gate） 已有所提升。. 9.
(23) . . 圖 1-7 奈米元件結構上革新之流程示意圖. 圖 1-8 早期雙閘極奈米元件（double gate）之結構示意圖. 10.
(24) . . 圖 1-9、1-10 為中期之多閘極奈米元件（tri-gate） ，由圖中可得知. 此結構元件除保留有雙閘極奈米元件（double gate）之優點特性，還 進一步縮減通道上方絕緣層之厚度，藉此達到通道上方也可由閘極所 控制之效果，再次將元件之效能功率往上提升。. 圖 1-9 中期多閘極奈米元件（tri-gate）之結構示意圖 圖 1-11 為中後期之半環繞閘極奈米元件（Ω Gate） ，由圖可得知 此結構元件對通道內電子傳輸之控制能力比起多閘極奈米元件 （tri-gate）更加優良，幾乎整個通道部分都於閘極控制之下，但是仍 有少部份之通道區域閘極控制不到；後期之完全環繞式閘極元件 （fully-surround gate）可說為最理想之元件結構【15】 ，如圖 1-12 所 示，閘極部分整個將通道包圍住，對通道內電子傳輸之控制能力大大 提升，創造出最理想之元件效率。但因此元件之結構複雜，製程技術 困難，如︰（1）如何製作出懸空之奈米線通道（2）閘極材質填入且 完全包覆通道等問題，均是目前半導體製程技術上需要突破之難題。 11.
(25) . 本實驗研究主要結合半導體由上往下之製程技術（top-down）與熱氧. 化應力限制原理（stress limited oxidation） ，研究製作出極小線寬之懸 掛式矽奈米線，藉此奈米線充當源極（source）與汲極（drain）之間 溝通的通道，期望製作出矽奈米線場效電晶體元件。. （a） tri-gate. （b） tri-gate. （c） tri-gate. 圖 1-10 中期多閘極奈米元件（tri-gate）之結構示意圖【1】. 12.
(26) . . （a） Ω gate. （b） Ω gate. 圖 1-11 中後期之半環繞閘極奈米元件（Ω gate）之結構示意圖【15】. 13.
(27) . . （a）. （b） 圖 1-12 後期之完全環繞式閘極奈米元件（fully-surround gate） 之結構示意圖【15】. 14.
(28) . . 圖 1-13 為電晶體尺寸與研究發展路線示意圖【16】 ，可得知電晶. 體從發明至今，為符合摩爾定律之發展，元件尺寸不斷微型縮小化， 效能也不斷提升與進步。從 2003～2005 年之間，結合矽鍺磊晶成長 與超薄閘極氧化層方法製作出 30～50 nm 閘極線寬之電晶體元件；至 2007 年採用高介電系數材料用以當閘極氧化層，且搭配著金屬閘極 製程製作出 20 nm 閘極線寬之電晶體元件；至今 2008～2011 年，藉 由改變電晶體元件外型結構，由傳統之平面單一閘極（single gate） 電晶體創新研發出非平面多閘極（tri-gate）電晶體，甚至完全環繞式 閘極（fully-surround gate）電晶體元件，皆能大大提升電晶體之效能。. 圖 1-13 電晶體尺寸與研究發展之路線示意圖【16】. 15.
(29) . . 為讓電晶體發展一直符合摩爾定律，科學家不斷創造新的結構與. 結合新的技術，估計未來電晶體半導體將分為三大研究方向， （1）以 矽基板為主結合Ⅲ-Ⅴ族材料製作電晶體元件，（2）採用奈米碳管作 源極與汲極之間通道製作電晶體元件， （3）採用矽奈米線作源極與汲 極之間通道製作電晶體元件。因製程技術困難，目前仍處於研究階 段，以下對此三大研究方向稍做介紹： （1）Ⅲ-Ⅴ族材料電晶體元件：結合矽基板與Ⅲ-Ⅴ族材料，加上多 層磊晶之技術製作出電晶體元件，圖 1-14 為Ⅲ-Ⅴ族材料電晶 體元件結構示意圖【1】 ，圖 1-15 為Ⅲ-Ⅴ族材料電晶體元件與 一般電晶體元件電性比較示意圖，圖 1-15 （a）中得知Ⅲ-Ⅴ族 材料電晶體於傳輸速度上比一般電晶體明顯高出許多，而由圖 1-15 （b）中得知Ⅲ-Ⅴ族材料電晶體除傳輸速度較快以外，元 件對於能量損耗也相對的降低許多。 （2）奈米碳管為主電晶體元件：藉由奈米碳管充當電子傳輸通道製 作出電晶體元件，圖 1-16 為奈米碳管電晶體元件結構示意圖 【1】 ，圖 1-17 為奈米碳管電晶體元件與一般電晶體元件電性比 較示意圖，圖 1-17 （a）中得知奈米碳管電晶體元件所呈現出 電流特性與一般 CMOS 電晶體相類似，但由圖 1-17 （b）可得 知於相同尺寸之下，奈米碳管電晶體傳輸速度卻比一般電晶體 高出 3 倍，可說是大幅提高元件性能。但是因奈米碳管成長機 制尚未有完整研究結果，長出之奈米碳管電性又可分為金屬 性、半金屬性與半導體性，如圖 1-18 所示，不易控制其電性分 布，且長出來之奈米碳管多半捲曲茂密、雜亂無章，如圖 1-19 所示，無法有效利用之做成電晶體元件，故於製程技術上仍有 許多難題需要突破，目前仍然屬於研究時期。. 16.
(30) . （3）矽奈米線為主電晶體元件：藉由矽奈米線充當電子傳輸通道製. 作出電晶體元件，圖 1-20 為小線宽之矽奈米線結合 High-K 製 程與金屬閘極之應用，藉由縮小通道尺寸與閘極氧化層厚度用 以達到提升元件之效能。 本實驗研究主要以矽奈米線為主電晶體，結合半導體由上往下之 製 程 技 術 （ top-down ） 與 熱 氧 化 應 力 限 制 原 理 （ stress limited oxidation） ，研究製作出 20～50 nm 線寬之懸空矽奈米線，且藉此矽 奈米線當電子（電洞）傳輸之通道，期望製作出矽奈米線之場效電晶 體元件。. 圖 1-14 Ⅲ-Ⅴ族材料電晶體元件之結構示意圖【1】. 17.
(31) . . （a） 傳輸速度比較圖. （b） 能量損耗比較圖. 圖 1-15 Ⅲ-Ⅴ族材料電晶體與一般電晶體電性比較示意圖. 18.
(32) . . 圖 1-16 奈米碳管電晶體元件之結構示意圖【1】. 19.
(33) . . （a） Id-Vg 電性圖. （b） 傳輸速度比較圖. 圖 1-17 奈米碳管電晶體與一般電晶體電性比較示意圖. 20.
(34) . . 圖 1-18 不同結構之奈米碳管電性示意圖. 圖 1-19 奈米碳管成長形貌示意圖【1】. 21.
(35) . . 圖 1-20 矽奈米線電晶體元件之結構示意圖【1】. 22.
(36) . 第二章 實驗製程. . 2-1 元件結構與光罩設計 2-1-1 元件結構 如圖 2-1 所示，此為矽奈米線電晶體元件結構剖面圖。本實驗元 件為矽奈米線場效電晶體，製程設備皆由國家奈米元件實驗室（以下 簡稱 NDL）所提供。除製程設備外，此外也使用 Tanner Tool L-edit 專 業光罩設計軟體用以輔助定義元件之圖案（device pattern） 。其中半導 體製程步驟涵蓋薄膜沉積、電子束微影與乾溼式蝕刻【17】，此外搭 配物理氣相沉積（PVD）與熱氧化處理（rapid thermal oxidation）等 其他製作步驟。本實驗結合了半導體由上往下製程（ top-down ） 【18-20】與熱氧化應力限制之原理（stress limited oxidation） 【21-22】 用以製作完成元件，圖 2-2 為完成元件之結構示意圖。. 圖 2-1 矽奈米線電晶體之元件剖面圖. 23.
(37) . . 圖 2-2 矽奈米線電晶體完成元件之結構示意圖. 2-1-2 光罩佈局與設計 本實驗使用六吋矽晶圓與矽上氧化層晶圓製作元件，而光罩設計 軟體採用 Tanner Tool L-edit 專業光罩設計軟體，其軟體圖檔附檔名 為*.tdb，並且考量元件之尺寸，晶圓周圍因無法容納一個 Die 之大 小，因此於每一個 Die 內分成四個象限配合設計不同參數之元件，每 個象限內含有五個元件，因此，一個 Die 裡涵蓋有 20 個元件，並且 考量到曝光機台 electron-beam 之曝光範圍設計成 5 × 5 個 Die 之陣 列，因此一片晶圓上共有 500 顆電晶體元件，每個 Die 之間之距離為 1800 μm，如圖 2-3 所示。設計完成光罩之佈局與元件之位置之後， 接下來必須設計每一道製程所需之 Mask 圖形，因電子束直寫系統 （Leica E-beam Weprint 200）於讀寫上將有圖形轉移之誤差，因此須 將每一道光罩塗佈光阻，並且於顯影後進行顯影後之檢視 ADI（After Develop Inspection ）， 以 便 與 蝕 刻 後 之 檢 視 AEI （ After Etch Inspection）比較樣本線寬之變化，並且比對主動區域裡汲極、源極 與閘極區域是否有相接觸之狀況產生。以下將詳細介紹光罩佈局與設 計圖。 24.
(38) . . 圖 2-3 晶圓上之 Die 與 Die 之間相對位置之示意圖. 25.
(39) . . 定義矽奈米線場效電晶體結構，晶圓上之光罩佈局如圖 2-4 所. 示，佈局分為四個象限用以區分，並於每個象限下方使用電子束定義 圖形編號以供辨別。針對元件之結構進行圖形之設計，本論文於光罩 上之設計為採用 Tanner Tool L-edit 此套軟體，以便符合電子束微影 系統曝光讀寫。元件製作之光罩圖如圖 2-5～2-9 所示。. 第二象限. 第一象限. 第三象限. 第四象限. 圖 2-4 晶圓上一個 Die 中之光罩佈局示意圖. 26.
(40) . . 圖 2-5 為第一道光罩，此光罩主要定義源極（source） 、汲極（drain）. 與中間通道（channel）之部分。其中，中間矽奈米線通道之尺寸部份， 於長度方面共有 200 nm 與 400 nm 兩種參數變化；於線寬方面亦有 80 nm 與 100 nm 兩種參數，故於此部份可搭配製作出四種不同尺寸 之通道。 圖 2-6 為第二道光罩，本實驗藉由氧化應力限制之原理（stress limited oxidation）以達到縮小矽奈米線通道之效果，但須保護源極 （source）與汲極（drain）部份不受到氧化作用，須將事先沉積一層 氮化矽作保護層。本光罩主要為定義源極與汲極中間之氧化窗部份， 藉由此一步驟使矽奈米線裸露出來進行氧化作用。 圖 2-7 為第三道光罩，本光罩主要定義閘極（gate）部分。於閘 極部份，本實驗做了五種參數，除在閘極線寬上有 80 nm、100 nm、 120 nm 與 140 nm 四種參數外，且設計線寬 80 nm 之雙閘極（double gate）結構，其示意圖如圖 2-7 所示。 圖 2-8 為第四道光罩，本光罩主要為定義源極（source）、汲極 （drain）與閘極（gate）之接觸窗（contact hole） ，每一接觸窗之面積 為 400 nm × 400 nm，接觸窗之間隔距離為 200 nm，如圖 2-8 中黑白 格子之圖形所示。 圖 2-9 為第五道光罩，本光罩主要為定義源極﹙source﹚、汲極 ﹙drain﹚與閘極﹙gate﹚金屬層之電極，其中電極下探針處面積為 500 μm × 500 μm，本實驗製程目的為定義出電極區域以供下探針量測元 件電性。. 27.
(41) . . （a） 第一象限︰通道長度 400 nm，寬度 80 nm. （b） 第二象限︰通道長度 200 nm，寬度 80 nm. （c） 第三象限︰通道長度 200 nm，寬度 100 nm. （d） 第四象限︰通道長度 400 nm，寬度 100 nm 圖 2-5 為第一道光罩，定義元件之汲極、源極與中間通道 28.
(42) . . 氧化窗. 圖 2-6 為第二道光罩，定義矽奈米線之氧化窗. 29.
(43) . . （a） 閘極線寬 80 nm. （b） 閘極線寬 100 nm. （c） 閘極線寬 120 nm. （d） 閘極線寬 140 nm. （e） 雙閘極線寬 80 nm. 圖 2-7 為第三道光罩，定義元件之閘極（gate） 30.
(44) . . 接觸窗. 圖 2-8 為第四道光罩，定義汲極、源極與閘極之接觸窗. 31.
(45) . . （a） 低倍率. （b） 高倍率 圖 2-9 為第五道光罩，定義汲極、源極與閘極之金屬接線 32.
(46) . 2-2 矽奈米線場效電晶體製作步驟. 2-2-1 矽奈米線場效電晶體前置準備步驟 1. 首先將 SOI 晶圓與一般矽晶圓進行雷射刻號，於每片晶圓平邊刻 上不同之編號，所用之字型為大字型，以供後面製程進行時辨別。 SOI 晶圓刻號為︰SOI 一般矽晶圓刻號為︰SET 16～SET 24 2. 晶圓進行雷射刻號完後須經由濕式化學工作臺（wet bench）清洗， 因雷射刻號將產生微粒（particle）附著於晶圓上，微粒存在將影 響元件良率，因此須藉由浸泡 SC 1 （NH4Cl，氨水溶液）用以去 除晶圓上之微粒。 3. 進行沉積二氧化矽薄膜前，須進行標準之清洗製程（STD clean）， 將已刻號之矽上絕緣層晶圓（SOI）依序浸泡︰ （1）SC 1，氨水溶液，製程溫度 75℃，製程時間 10 分鐘。 目的：去除晶圓表面之微粒、有機物質與重金屬離子。 （2）SC 2，鹽酸溶液，製程溫度 75℃，製程時間 10 分鐘。 目的：藉由氯化氫溶液將於水中解離成氫離子與氯離子，其中氯 離子將與鹼金屬離子形成金屬氯化物，且金屬氯化物可溶於水之 特性用以達到去除微粒與鹼金屬離子。 （3）HF，氫氟酸溶液，製程溫度為室溫，製程時間 10 秒鐘。 目的：去除晶圓表面產生之自然氧化層（native oxide）。 4. 沉積 TEOS 二氧化矽層用以作為保護層，本製程乃藉由交通大學 固態奈米中心之水平爐管來進行，薄膜沉積完後，其結構剖面圖 如圖 2-10 所示。. 33.
(47) . . 圖 2-10 SOI 晶圓沉積 TEOS 氧化矽層結構剖面示意圖. 5. 採用電子束直寫系統（e-beam）進行零層光罩轉移，於晶圓上製 作電子束直寫系統曝光之對準標記（Align Key） ，以增加曝光時元 件位置之準確性。本製程所採用之光阻為正光阻（DSE），對準標 記圖案為長方形，面積為 200 nm × 50 nm。 6. 之後以耦合式電漿（TEL 5000）對 TEOS 氧化矽層進行離子反應 蝕刻，蝕刻下去溝槽之部分即電子束直寫系統之對準標記，其結 構剖面圖如圖 2-11 所示。 7. 將 TEOS 氧化矽層充作為保護層，以耦合式電漿（TCP 9400）對 絕緣層上之矽層作離子反應蝕刻，蝕刻之程式碼為 001，蝕刻之時 間為 300 秒，其結構剖面圖如圖 2-12 所示。 8. 進行化學工作臺濕式蝕刻，此步驟將氧化矽絕緣層部分蝕刻，浸 泡之溶液為氫氟酸（HF） ，用意為讓電子束直寫系統曝光之對準標 記深度夠深；假如深度不夠，隨著後面製程進行，薄膜不斷之沉 積將造成標記被填補之效應，造成後面進行電子束直寫系統 34.
(48) . . （e-beam）光罩轉移時，元件位置產生偏移誤差。其結構剖面圖 如圖 2-13 所示。. 9. 進行離子佈植改變元件層（絕緣層上之矽層）之特性，藉由掺雜 砷離子（As）讓矽層特性變成 n-type，摻雜能量為 22 keV，摻雜 濃度為 1x1015 cm-2。圖 2-14 為前置準備步驟之流程圖。. 圖 2-11 耦合式電漿對 TEOS 層作離子反應蝕刻之剖面示意圖. 35.
(49) . . 圖 2-12 耦合式電漿對元件層作離子反應蝕刻之剖面示意圖. 圖 2-13 濕式蝕刻之氫氟酸對絕緣層蝕刻之剖面示意圖. 36.
(50) . . 圖 2-14 晶圓前置準備步驟流程示意圖. 37.
(51) . 2-2-2 矽奈米線場效電晶體第一道步驟. 1. 採用電子束直寫系統（e-beam）進行第一道光罩圖案轉移，此步 驟為定義源極（source）、汲極（drain）與中間通道（channel）部 分，先定義源極（source）與汲極（drain）圖形，曝光劑量為 7.9 μC/cm2，再定義中間通道（channel）圖形，曝光劑量為 10 μC/cm2， 製程使用之光阻為負光阻（NEB）。 2. 利用線上電子顯微鏡（In-Line SEM）作顯影後之檢視 ADI （After Develop Inspection） ，目的為檢視顯影後之線寬與光罩設計時之線 寬有無誤差產生，以利於達到圖形最佳化，SEM 觀測圖形如圖 2-15 所示，此部份之圖形上方仍覆蓋有光阻。 3. 以耦合式電漿（TCP 9400）對絕緣層上之矽元件層作離子反應蝕 刻，製作出元件之源極（source） 、汲極（drain）與中間通道（channel） 部分，蝕刻之矽元件層厚度為 500 Å。 4. 利用線上電子顯微鏡（In-Line SEM）作蝕刻後之檢視 AEI （After Etch Inspection） ，比較蝕刻前與蝕刻之後之樣本線寬變化，以利於 達到圖形最佳化，SEM 觀測圖形如圖 2-16、2-17 所示，此部份之 圖形上方已無光阻存在。 5. 明顯觀察到源極、汲極與中間通道邊緣有半透明之薄膜存在，由 經驗推測此薄膜為殘餘之光阻。藉由浸泡 SC 1 （氨水溶液），製 程溫度 75℃，浸泡時間 10 分鐘用以去除殘留光阻，且利用線上電 子顯微鏡（In-Line SEM）再做檢視，SEM 觀測圖形如圖 2-18 所 示。 6. 進行沉積氮化矽（Si3N4）薄膜前，須進行標準之清洗製程（RCA clean），將已刻號之晶圓依序浸泡︰ （1）SPM，硫酸溶液，製程溫度 120℃，製程時間 10 分鐘。. 38.
(52) . . （2）HF，氫氟酸溶液，製程溫度為室溫，製程時間 10 秒鐘。 （3）SC 1，氨水溶液，製程溫度 75℃，製程時間 10 分鐘。 （4）SC 2，鹽酸溶液，製程溫度 75℃，製程時間 10 分鐘。 （5）HF，氫氟酸溶液，製程溫度為室溫，製程時間 10 秒鐘。. 7. 沉積氮化矽（Si3N4）層用以當源極（source）與汲極（drain）於氧 化製程時之保護層，本製程乃藉由交通大學固態奈米中心之水平 爐管來進行，薄膜沉積厚度為 300 Å，成長薄膜程式為 NIT300Å。 圖 2-19 為電晶體第一道步驟之實驗流程圖。. 39.
(53) . . Source 94 nm. 69 nm. Drain （a） 通道長度 200 nm，寬度 80nm. （b） 通道長度 400 nm，寬度 80nm. 126 nm. 98 nm. （c） 通道長度 200 nm，寬度 100nm. （d） 通道長度 400 nm，寬度 100nm. 圖 2-15 源極、汲極與中間通道顯影後之檢視之 SEM 示意圖. 40.
(54) . . 136 nm. 79 nm. （a） 通道長度 200 nm，寬度 80 nm （b） 通道長度 400 nm，寬度 80 nm. 134 nm. 94 nm. （c） 通道長度 200 nm，寬度 100 nm （d） 通道長度 400 nm，寬度 100 nm. 圖 2-16 源極、汲極與中間通道蝕刻後之檢視之 SEM 示意圖 （仿 SOI 結構之晶圓）. 41.
(55) . . 195 nm. 109 nm. （a） 通道長度 200 nm，寬度 80 nm. （b） 通道長度 400 nm，寬度 80 nm. 164 nm. 112 nm. （c） 通道長度 200 nm，寬度 100 nm. （d） 通道長度 400 nm，寬度 100 nm. 圖 2-17 源極、汲極與中間通道蝕刻後之檢視之 SEM 示意圖 （SOI 晶圓）. 42.
(56) . . 86 nm. 77 nm. （a）通道長度 200 nm，寬度 80 nm. （b）通道長度 400 nm，寬度 80 nm. 112 nm. 91 nm. （c） 通道長度 200 nm，寬度 100. （d） 通道長度 400 nm，寬度 100. 圖 2-18 源極、汲極與中間通道蝕刻後加浸泡 SC 1 之 檢視之 SEM 示意圖（SOI 晶圓）. 43.
(57) . . Failed. Failed. 圖 2-19 晶圓第一道步驟流程示意圖 44.
(58) . 2-2-3 矽奈米線場效電晶體第二道步驟. 1. 採用電子束直寫系統（e-beam）進行第二道光罩圖案轉移，此步 驟目的為於氮化矽（Si3N4）層上挖洞，所使用之光阻為正光阻， 曝光劑量為 6 μC/cm2。定義出中間通道（channel）部分使其裸露 出來，以利進行乾式氧化（dry oxidation）製程達到縮小中間通道 之效果。源極（source）與汲極（drain）部分因有氮化矽（Si3N4） 層保護而不受影響。 2. 利用線上電子顯微鏡（In-Line SEM）作顯影後之檢視 ADI （After Develop Inspection） 。 3. 之後以耦合式電漿（TEL 5000）對氮化矽（Si3N4）層作離子反應 蝕刻，蝕刻下去挖出凹槽，使中間通道矽奈米線之部份裸露於空 氣中。 4. 利用線上電子顯微鏡（In-Line SEM）作蝕刻後之檢視 AEI （After Etch Inspection），比較蝕刻前與蝕刻之後之樣本線寬變化。 5. 進行乾式氧化製程（dry oxidation）之前，須進行標準之清洗製程 （RCA clean）。 6. 將清洗過晶圓分別以爐管進行不同參數之乾式氧化製程，藉由乾 式氧化將消耗矽材質形成氧化矽之原理，達到將矽奈米線通道縮 小之效果。各晶圓所執行氧化參數如下： （1）SET 16 晶圓：水平爐管製程，氧化溫度 875℃，氧化時間 7 小時 30 分鐘，形成二氧化矽層厚度大於 500 Å。 （2）SET 17～18 晶圓：水平爐管製程，氧化溫度 930℃，氧化時 間 3 小時 20 分鐘，形成二氧化矽層厚度 500 Å。 （3）SET 19～20 晶圓：垂直爐管製程，氧化溫度 900℃，氧化時 間 2 小時 45 分鐘，形成二氧化矽層厚度 400 Å。. 45.
(59) . . （4）SET 21～24 晶圓：垂直爐管製程，氧化溫度 900℃，氧化時 間 2 小時 15 分鐘，形成二氧化矽層厚度 300 Å。 （5）SOI 晶圓：垂直爐管製程，氧化溫度 900℃，氧化時間 2 小 時 45 分鐘，形成二氧化矽層厚度 400 Å。. 7. 利用線上電子顯微鏡（In-Line SEM）作氧化製程後之檢視，比較 氧化前與氧化之後中間矽奈米線通道寬度之變化。SEM 觀測圖形 如圖 2-20、2-21、2-22 所示。表 2-1 為不同參數之氧化條件，氧化 前後線寬變化之整理表格。 8. 利用熱場電子顯微鏡（Thermal Field SEM）再次確認汲極與源極 中間矽奈米線通道仍然存在。SEM 觀測圖形如圖 2-23 所示。 9. 以乾式氧化方式成長二氧化矽（SiO2）層，沉積厚度 30 Å，目的 用來隔絕閘極與矽奈米線通道直接導通，接續沉積多晶矽 （poly-Si）層，沉積厚度 2000 Å，本薄膜層為用以製作閘極電極。 本製程乃藉由 NDL 之垂直爐管來進行。圖 2-24 為電晶體第二道 步驟之實驗流程圖。. 46.
(60) . . 42 nm. 49 nm. （a） 通道寬度 80 nm. （b） 通道寬度 80 nm. 41 nm. 42 nm. （c） 通道寬度 100 nm. （d） 通道寬度 100 nm. 圖 2-20 水平爐管，氧化溫度 930℃，氧化時間 3 小時 20 分鐘， 形成二氧化矽層厚度 500 Å。（仿 SOI 結構之晶圓）. 47.
(61) . . 氧化洞. 49 nm. （a） 通道寬度 80 nm. 52 nm. （b） 通道寬度 80 nm. 49 nm. 48 nm. （c） 通道寬度 100 nm. （d） 通道寬度 100 nm. 圖 2-21 垂直爐管，氧化溫度 900℃，氧化時間 2 小時 15 分鐘， 形成二氧化矽層厚度 300 Å。（仿 SOI 結構之晶圓）. 48.
(62) . . 31 nm. 45 nm. （a） 通道寬度 80 nm. （b） 通道寬度 80 nm. 42 nm. 35 nm. （c） 通道寬度 100 nm. （d） 通道寬度 100 nm. 圖 2-22 垂直爐管，氧化溫度 900℃，氧化時間 2 小時 45 分鐘， 形成二氧化矽層厚度 400 Å。（SOI 晶圓）. 49.
(63) . . 表 2-1 不同參數之氧化前後線寬變化整理表格. 50.
(64) . . 21.9 nm. 24.4 nm. （a） 通道寬度 80 nm. （b）通道寬度 80 nm. 26.9 nm. 30.9 nm. （c） 通道寬度 100 nm. （d） 通道寬度 100 nm. 圖 2-23 水平爐管，氧化溫度 930℃，氧化時間 3 小時 20 分鐘，形成 二氧化矽層厚度 500 Å 之 TFSEM 示意圖。 （仿 SOI 結構之晶圓）. 51.
(65) . . Failed. 圖 2-24 晶圓第二道步驟流程示意圖 52.
(66) . 2-2-4 矽奈米線場效電晶體第三道步驟. 1. 採用電子束直寫系統（e-beam）進行第三道光罩圖案轉移，此步 驟目的為於多晶矽（poly-Si）層上定義出閘極圖形，所使用之光 阻為負光阻，曝光劑量為 9.1 μC/cm2。 2. 利用線上電子顯微鏡（In-Line SEM）作顯影後之檢視 ADI （After Develop Inspection） ，目的為檢視顯影後之線寬與光罩設計之線寬 有無誤差產生，以利於達到圖形最佳化，SEM 觀測圖形如圖 2-25 所示。 3. 之後以耦合式電漿（TCP 9400）對多晶矽（poly-Si）層作離子反 應蝕刻，製作出元件之閘極（gate）部分，蝕刻之多晶矽元件層厚 度為 2000 Å，蝕刻之程式碼為 703。 4. 利用線上電子顯微鏡（In-Line SEM）作蝕刻後之檢視 AEI （After Etch Inspection） ，比較蝕刻前與蝕刻之後之樣本線寬變化，以利於 達到圖形最佳化，SEM 觀測圖形如圖 2-26 所示，此部份之圖形上 方已無光阻存在。 5. 進行沉積二氧化矽（SiO2）之前，須進行標準之清洗製程（RCA clean。 6. 沉積二氧化矽（TEOS）層用以作為防止源極（source） 、汲極（drain） 與閘極（gate）互相導通之絕緣層，本製程乃藉由交通大學固態奈 米中心之水平爐管來進行，薄膜沉積厚度為 2000 Å。圖 2-27 為電 晶體第三道步驟之實驗流程圖。. 53.
(67) . . 77 nm. 汲極. 96 nm. 源極. 閘極 （a） 閘極線寬 80 nm. （b） 閘極線寬 100 nm. 137 nm. 120 nm. （d） 閘極線寬 140 nm. （c） 閘極線寬 120 nm. 84 nm. （e） 閘極線寬 80 nm（雙閘極） 圖 2-25 閘極顯影後之檢視之 SEM 示意圖 54.
(68) . . 54 nm. 汲極. 73 nm. 源極. 閘極 （a） 閘極線寬 80 nm. （b） 閘極線寬 100 nm. 98 nm. 119 nm. （c） 閘極線寬 120 nm. （d） 閘極線寬 140 nm 63 nm. （e） 閘極線寬 80 nm（雙閘極） 圖 2-26 閘極蝕刻後之檢視之 SEM 示意圖 55.
(69) . . Failed. 圖 2-27 晶圓第三道步驟流程示意圖. 56.
(70) . 2-2-5 矽奈米線場效電晶體第四道步驟. 1. 採用電子束直寫系統（e-beam）進行第四道光罩圖案轉移，此步 驟目的為於二氧化矽（TEOS）層上定義出電極之接觸窗（contact hole），所使用之光阻為正光阻，曝光劑量為 4 μC/cm2。 2. 利用線上電子顯微鏡（In-Line SEM）作顯影後之檢視 ADI （After Develop Inspection） ，SEM 觀測圖形如圖 2-28 所示。 3. 之後以耦合式電漿（TEL 5000）藉由氟離子電漿對二氧化矽作離 子反應蝕刻，蝕刻下去挖出接觸窗（contact hole），使得後面金屬 接線製程可與電極相互接觸，接觸窗面積為 400 nm × 400 nm，蝕 刻之程式碼為 03，蝕刻製程時間 1.5 分鐘。 4. 利用線上電子顯微鏡（In-Line SEM）作蝕刻後之檢視 AEI （After Etch Inspection），比較蝕刻前與蝕刻之後之樣本線寬變化，SEM 觀測圖形如圖 2-29 所示。 5. 進行沉積金屬製程之前，須進行標準之清洗製程（STD clean）與 浸泡 HF（氫氟酸溶液）10 秒鐘，去除表面之自然氧化層。 6. 使用 PVD 濺鍍之方式填入純度極高之鋁矽銅合金 3000 Å，其中金 屬層為於鋁中加入 1%的矽與 0.5%的銅所混合而成。圖 2-30 為電 晶體第四道步驟之實驗流程圖。. 57.
(71) . . （a）. （b）. 210 nm. 386 nm. （c）. （d）. 圖 2-28 接觸窗顯影後之檢視之 SEM 示意圖. 58.
(72) . . （a）. （b）. 222 nm. 379 nm. （c）. （d）. 圖 2-29 接觸窗蝕刻後之檢視之 SEM 示意圖. 59.
(73) . . Failed. 圖 2-30 晶圓第四道步驟流程示意圖 60.
(74) . 2-2-6 矽奈米線場效電晶體第五道步驟. 1. 採用電子束直寫系統（e-beam）進行第五道光罩圖案轉移，此步 驟目的為於金屬（metal）層上定義出金屬接線之部份，所使用之 光阻為負光阻，曝光劑量為 11 μC/cm2。閘極、汲極與源極連接端 內部元件結構，如圖 2-31 所示。 2. 由金屬蝕刻系統（ILD 4100）製作出元件外部結構，如圖 2-32 所 示。 3. 為增加金屬電極與矽電極之間的毆姆接觸（Ohm Contact） ，增加了 一道合金化製程（Alloy） ，製程時間 30 分鐘，製程溫度 400℃， 圖 2-33 為電晶體第五道步驟之實驗流程圖。. 61.
(75) . . （a）仿 SOI 結構之晶圓. （b）SOI 晶圓. 圖 2-31 閘極、汲極與源極連接端內部元件結構之示意圖. 62.
(76) . . （a）元件外部接線. （b）元件內部接線 圖 2-32 金屬蝕刻後之閘極、汲極與源極連接端內外部 元件結構之示意圖（SOI 晶圓）. 63.
(77) . . Failed. 圖 2-33 晶圓第五道步驟流程示意圖. 64.
(78) . 第三章 量測與分析. . 前言 本研究製作矽奈米線電晶體，並量測此電晶體之電流-電壓特性 與分析，因元件之電流傳輸通道直徑為 30 ~ 40 nm，因此可能產生量 子效應--庫倫阻斷（Coulomb Blockade）效應。藉由量測不同通道長 度與通道直徑之電晶體元件電性，比較各個不同之通道參數對元件電 性之影響關係。同時提供閘極偏壓與汲極偏壓為兩變化參數之偏壓， 進一步分析其對元件特性的影響。 電性量測儀器為使用新竹國家奈米元件實驗室（NDL）所提供之 HP4156C 與安捷倫公司所提供之 B1500A 半導體參數量測分析儀，量 測溫度為室溫（300K）；並設定 Vds(汲源極電壓)電壓變數對 Id(主動 區矽奈米線之傳輸電流)作量測元件內部之電性變化。 因此本章節針對矽奈米線電晶體於室溫（300K）之電性量測結 果作分析與比較。而其主要量測項目分為︰ （1）主動區電流對源汲極偏壓電性量測（Id-Vd）； （2）主動區電流對源汲極偏壓電性量測（Id-Vd），變動閘極偏壓； （3）主動區電流對汲極偏壓微分與汲極偏壓作圖（dI/dV-Vd）； 本實驗量測之元件數量共 60 顆，其中呈現電性分類有： （1） 電晶體一般特性之元件共 30 顆； （2） 電晶體庫倫阻斷（Coulomb Blockade）特性之元件共 28 顆； （3） 無特性之元件 2 顆。（短路或斷路） 因此可知本研究所使用之製程製作奈米線電晶體之良率頗高為 96.67%。 另外，將介紹量測儀器之架設，以及其量測儀器之相關設定，並且量 測與排除環境雜訊之干擾影響。 65.
(79) . 3-1 量測儀器之架設. 3-1-1 使用之設備儀器 電晶體元件電性之量測儀器包含：顯微鏡光源、探針與元件之載 台（probe station） 、半導體特性量測分析儀器（HP4156C或安捷倫： B1500A） ，其整體量測儀器之架設如圖3-1所示。. 圖 3-1 電晶體電性量測儀器架設示意圖. 其中使用Triax cable之原因乃為Triax cable比Coax cable多了一層 driven guard，當量測元件之電流值小於1 nA時，能有效的限制傳輸線 之間之漏電流及電荷並能抑制雜訊之電流產生，使之正確量測元件之 電流值。圖3-2為Triax cable與Coax cable兩種接線之結構示意圖。. 66.
(80) . . Triax cable. Coax cable. 圖 3-2 Triax cable 與 Coax cable 接線之結構示意圖. 3-1-2 元件電性量測步驟與方法 （1）首先將元件放置於元件載台（chuck）上，並利用幫浦（pump） 抽真空將樣品晶片吸附固定住。 （2）接著打開顯微鏡之光源，並調整顯微鏡位置，使光源投射於探 針與待測元件上。 （3）再用以調整顯微鏡焦距，使能清晰看見待測元件。 （4）下探針至待測元件上。 （5）關掉顯微鏡光源並關上probe station 之黑箱門，使待測元件處 於黑暗中。 （6）利用半導體特性量測分析儀（HP4156C或安捷倫：B1500A）分 析待測元件特性（I-V）。. 3-2 電流對源汲極偏壓電性量測（Id-Vd） 3-2-1 相同參數元件 Id-Vd 電性量測 量測方法︰施予元件一掃描偏壓，並且量測其電流變化（I-V） 探針設定︰首先設定量測端名稱，接著設定掃描端之掃描模式為 V 電壓掃描，掃描方式為 VAR1 可變化之掃描範圍，VAR1 67.
(81) . . 之掃描方法如圖 3-3 所示，其他未掃描之端點，則掃描模 式都設定為接地（Common）以及掃描方式都設定為固定 （Const） 。 Vname. Iname. MODE. FCTN. V. I. V. VAR1. s. Common. Const. g. Common. Const. d. d. V. I. V. I. s. g. 圖 3-3 為 VAR1 之掃描方法 量測條件設定︰首先設定量測起始值為-1.5 V，以及截止電壓最大至 1.5 V，並且設定每個量測點與點之間之間距為 50 mV，總共量測 61 個點。圖 3-4 為量測條件參數設定。 V. d. Vstart. -1.5. V. Vstop. 1.5 V. Vstep. 50. mV. 圖 3-4 量測條件參數設定. 本電性量測之元件條件共有以下四種︰ （1）矽奈米線通道直徑 30 nm，長度 200 nm 之元件，如圖 3-5； 68.
(82) . （2）矽奈米線通道直徑 30 nm，長度 400 nm 之元件，如圖 3-6；. （3）矽奈米線通道直徑 40 nm，長度 200 nm 之元件，如圖 3-7； （4）矽奈米線通道直徑 40 nm，長度 400 nm 之元件，如圖 3-8； 圖 3-5 為擷取三顆元件，其電子傳輸通道條件相同，為直徑 30 nm、長度 200 nm 之元件，根據上面所設定之量測條件，量測其 Id-Vd 電性。由電性量測結果中可得知本實驗之元件擁有一般傳統電晶體之 特性【23-25】，當所提供之源汲極偏壓（Vds）達到一特定值（起始 電壓）時，便可以驅動元件（Turn on）而產生電流。且藉由觀察此三 顆元件之電性曲線中可得知其電性具有高度之一致性與重現性。相同 地，圖 3-6 為擷取四顆元件，其電子傳輸通道條件相同，為直徑 30 nm、長度 400 nm 之元件，其 Id-Vd 電性，也同樣呈現高度一致性。. 圖 3-5 三顆條件相同之元件：直徑 30 nm、長度 200 nm 之 Id-Vd 電性示意圖。. 69.
(83) . . 圖 3-6 四顆條件相同之元件：直徑 30 nm、長度 400 nm 之 Id-Vd 電性示意圖。. 圖 3-7 為擷取三顆條件相同之元件，其電子傳輸通道條件同為直 徑 40 nm、長度 200 nm 之 Id-Vd 電性。由電性量測結果中可得知本 實驗之元件除具有一般電晶體之特性外，在多數之元件上電性也呈現 出類似庫倫阻斷（Coulomb Blockade）之階梯特性曲線【26-33】 。圖 3-8 為擷取三顆元件，其電子傳輸通道條件同為直徑 40 nm、長度 400 nm 之 Id-Vd 電性。其電性分析上同樣有階梯特性曲線產生，且在電 性 上 呈 現 高 度 之 一 致 性 。 以 下 我 們 將 針 對 庫 倫 阻 斷 （ Coulomb Blockade）與庫倫階梯(Coulomb staircase)現象產生之物理機制與原理 做進一步探討與分析。. 70.
(84) . . 圖 3-7 三顆條件相同之元件：直徑 40 nm、長度 200 nm 之 Id-Vd 電性示意圖。. 圖 3-8 三顆條件相同之元件：直徑 40 nm、長度 400 nm 之 Id-Vd 電性示意圖。. 71.
(85) . 3-2-2 庫倫阻斷（Coulomb Blockade）效應. 單電子電晶體除了類似金氧半場效應電晶體，有源極 （source） ，汲 極（drain）及 閘 極（gate）外，尚 有 一 量 子 點（quantum dot）位 於 源 極 與汲 極 之 間，且 此 電 容 極 小，其 動 作 基 本 原 理 主 要 是 應 用 庫 倫 阻 斷（Coulomb Blockade） 。圖 3-9 所 示，上 圖 為 庫 倫 阻 斷 結 構 之 簡 圖，由 一 個 尺 寸 小 於 50 × 50 nm 2 之 金 屬 粒 子 （metal particle）所 形 成 之 量 子 點 ， 其 電 容 非 常 的 小 ， 透 過 兩 個 極 微 小 之 接 合 線 （lead ）連 結 到 源 極 （source ）和 汲 極 （drain）。 下 圖 即 為 其 相 對 之 電 位 能 ， 即 於 量 子 點 與 接 合 線 間 產 生 能 量 障 壁（barrier） ，使 源 極 之 電 子 無 法 直 接 進 入 汲 極，而 於量子點產生不同之量子化能階。. 圖 3-9 上圖為單電子電晶體之庫倫阻斷結構（Coulomb Blockade）圖；下圖為相對之電位能示意圖【27】 。. 72.
(86) . . 圖 3-10 為 單 電 子 電 晶 體 之 庫 倫 阻 斷 效 應 之 電 子 流 動 方 式. 示 意 圖【27】 。圖 3-10（a）為 一 個 電 子 由 源 極 欲 穿 隧（tunneling） 左 邊 之 位 量 障 壁 進 入 量 子 點，其 所 須 之 能 量 為 E=e 2 /2C Σ，其 中 e 為 帶 電 量 （elementary charge） ， CΣ 為 浮 閘 周 圍 所 有 電 容 之 總 合。因 此，當 給 予 源 極 負 電 壓 時，使 得 電 子 位 能 大 於 e 2 /2C Σ 如 圖 3-10（b）所 示 ， 造 成 量 子 點 左 邊 位 量 障 壁 較 低 ， 單 一 個 電 子 即 可 穿 隧 低 能 量 障 壁 而 進 入 此 量 子 點，此 時 量 子 點 內 之 電 位 能 （potential energy）升 高 如 圖 3-10（c）所 示 ， 使 第 二 個 電 子 不 能 穿 隧 進 入，即 為 所 謂 之 庫 倫 阻 斷（Coulomb Blockade） 。圖 3-10（d）當 量 子 點 內 之 的 電 位 能 升 高 時，相 對 的 右 邊 的 位 能 障 壁 則 降 低，此 時 電 子 將 可 從 量 子 點 穿 隧 右 邊 之 位 量 障 壁 進 入 另 一 接 合 線 到 汲 極，如 此 反 覆 循 環，形 成 在 量 子 點 內，一 次 只 能 通 過 一 個 電 子 ， 因 之 稱 為 單 電 子 電 晶 體 【34-43】 。. （a）. （b）. （c）. （d）. 圖 3-10 庫 倫 阻 斷 （Coulomb Blockade）效應之電子流動 方式示意圖【27】 。 73.
(87) . . 圖 3-11 為 一 施 以 閘 極 電 壓 後 之 單 電 子 電 晶 體 電 路 示 意 圖. 【28】 ，其 中 ︰ C 1 和 C ２ 為 量 子 點 周 圍 所 有 之 電 容，C g 為 浮 閘 之 電 容，C Σ =C 1 +C 2 +C g ，V g 則 為 閘 極 電 壓。當 給 予 臨 界 電 壓 V c = e/2C Σ 時 ， 庫 倫 阻 斷 之 I-V 特 性 則 如 圖 3-12 所 示 。. 圖 3-11 施以閘極偏壓後之單電子電晶體電路示意圖【28】 。. 圖 3-12 庫 倫 阻 斷 （Coulomb Blockade）之 I-V 特 性 示 意 圖 【28】 。 74.
(88) . . 想要產生庫倫阻斷效應，基本上為避免熱能幫助電子穿. 隧，而 減 弱 了 庫 倫 阻 斷 特 性，或 造 成 多 餘 電 子 數 之 熱 波 動，因 此 充 電 能 量 必 須 遠 大 於 載 子（carrier）之 熱 能（thermal energy） ， 此 時 量 子 點 尺 寸 要 小 於 50 × 50 nm 2 ， 使 其 電 容 甚 小 （<10 -16 F） ，並 且 此 時 之 操 作 溫 度 為 T≦ 1K，所 以 假 如 要 將 操 作 溫 度 提 高 至 室 溫 操 作，則 其 電 容 必 須 要 更 加 縮 小 於 10 -18 F，而 要 使 電 容 降 低，則 量 子 點 之 尺 寸 必 須 小 於 直 徑 10 nm 甚 至 更 小 才 可 能 產 生 庫 倫 阻 斷 （Coulomb Blockade）效 應 。 假 如 固 定 一 最 小 而 能 驅 動 電 流 之 起 始 電 壓，再 慢 慢 增 加 閘 極電壓到最大，傳統上，電荷數量與所施給之電壓成正比關 係 ， 如 圖 3-13（a）之 虛 線 ， 其 關 係 方 程 式 為 ︰ Q = CV。 （1）Q 為 總 電 荷 數 （total charge） ； （2）C 為 總 電 容 （total capacitance）； （3）V 為 外 加 電 壓 。 但 在 微 小 之 量 子 系 統（quantum dot）裡，電 子 電 荷 是 量 子 化 的， 即 電 子 穿 隧 所 造 成 在 量 子 點 中 淨 電 荷 之 改 變，為 一 個 不 連 續 的 量 值，加 以 不 同 之 閘 極 電 壓，經 由 電 容 耦 合 來 連 續 的 改 變 量 子 點 內 之 偏 極 電 荷，所 以 量 子 點 內 的 總 非 平 衡 電 荷，雖 仍 是 連 續 的 量，但 是 因 為 庫 倫 阻 斷 效 應，進 入 和 離 開 量 子 點 內 之 電 子 並 非同時進行，此時電子是一個接一個流動而不是集體一起流 動 ， 因 此 就 可 見 到 所 謂 之 梯 階 式 的 臨 界 電 壓 （ staircase of threshold voltage）特 性，亦 極 所 謂 的 庫 倫 階 梯，如 圖 3-13（a） 之 實 線。圖 3-13（b）為 導 電 性（conductance）與 閘 極 電 壓 之 關 係，由 圖 中 可 知 導 電 性（conductance）之 振 盪（fluctuation）和 流入及流出浮閘之電荷數有極大的關係。. 75.
(89) . . 圖 3-13 單電子電晶體之充電與造成週期性導電之關係圖 （a）為施加之閘極電壓與量子點之充電關係圖 （b）為施加之閘極電壓與導電性之關係圖【27】. 本研究之元件為矽奈米線電晶體，並非一般之傳統單電子電晶體 元件（single electron field effect transistor） ，於結構上並無所謂之量 子 點 存在，只有一條介於源極（source）與汲極（drain）之間長為 200 ～ 400 nm （ Ld ）， 直 徑 為 30 ～ 40 nm 之 矽 奈 米 線 結 構 （ silicon nanowire），圖 3-14 為本元件結構正視圖。此元件於電性量測時，部 分元件之 Id-Vd 特性曲線卻呈現庫 倫 阻 斷（Coulomb Blockade）效 應現象。我們推測其可能導致此一庫倫阻斷現象原因有二：. 76.
(90) . . 圖 3-14 本實驗元件結構之正視圖 （一）本元件有經由高 溫 成 長 氧 化 層（thermal oxidation）使 矽 奈 米 線 縮 小 至 30 nm， 因 為 結 構 尺 寸 極 小 而 產 生 量 子 效 應 。 （二）元件於定義源極（source）、汲極（drain）與矽奈米線通道 （channel）之前，曾經對絕緣層上之矽元件層做掺雜砷離子之製程， 目的為增加半導體矽材料之導電性，假若經微影等製程使定義其元件 結構時，於微觀系統中恰巧有少數幾顆摻雜之砷離子位於矽奈米線電 子傳輸通道上，如圖 3-15 中所示，則此砷離子之存在彷如於通道中 存 在 一 量 子 點 ， 進 而 在 電 性 上 呈 現 庫 倫 阻 斷 現 象 （ Coulomb Blockade） 。. 圖 3-15 摻雜離子位於通道中間之結構示意圖。 77.
(91) . 3-2-3 不同參數元件 Id-Vd 電性量測比較. 為了進一步了解矽奈米線通道尺寸對 Id-Vd 電性造成之影響關 係，我們量測不同參數之奈米線元件特性，並且加以整理比較，其分 析結果如下所示︰ （分析一）奈米線長度同為 200 nm，變化奈米線直徑為 30 nm 與 40 nm︰ 選取三個矽奈米線直徑 30 nm、長度 200 nm 之元件（分別以 D30A、D30B、D30C 表示）與三個矽奈米線直徑 40 nm、長度 200 nm 之元件（分別以 D40A、D40B、D40C 表示） ，在室溫狀態下（300 K） 分別量測其 Id-Vd 電性，Vg＝0。圖 3-16 為其電性比較示意圖。由圖 3-16 中可得知通道直徑為 30 nm 之元件群，相較於直徑為 40 nm 之元 件群，在相同之源汲極偏壓狀態下，其元件擁有較高之電流。意味著 矽奈米線通道直徑大小與元件電流大小成反比之關係，即電子所傳輸 之通道直徑越小，元件所產生之電流越大。. 圖 3-16 通道長度同為 200 nm，變化奈米線直徑 30、40 nm， Id-Vd 電性比較示意圖 78.
(92) . （分析二）奈米線長度同為 400 nm，變化奈米線直徑為 30 nm 與 40. nm︰ 選取三個矽奈米線直徑 30 nm、長度 400 nm 之元件（分別以 D30A、D30B、D30C 表示）與三個矽奈米線直徑 40 nm、長度 400 nm 之元件（分別以 D40A、D40B、D40C 表示） ，在室溫狀態下（300 K） 分別量測其 Id-Vd 電性，Vg＝0，圖 3-17 為其電性比較示意圖。由電 性量測結果可得知與分析一結果相同，即矽奈米線通道直徑大小與元 件電流大小成反比之關係。. 圖 3-17 通道長度同為 400 nm，變化奈米線直徑 30、40 nm， Id-Vd 電性比較示意圖. 79.
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