FPGA模組

　　本系統的FPGA型號為EP2C35F672C6，屬於Altera公司的平價化產品線，但 是 它 仍 擁 有 一 些 數 位 訊 號 處 理 與 連 接 多 種 外 部 記 憶 體 的 能 力 ， 因 此 選 用 來 當 做 DSP的協同處理器(Coprocessor) 。以下列出此FPGA的部分特性，更詳細的特性 請參閱Cyclone II Device Handbook[13]。

 高密度架構，具有33216個邏輯元素。

 內含472.5Kbit記憶體，可用做內部的FIFO、Dual-port RAM等。

 內建35個18×18位元的硬體乘法器，最快速度可達250MHz。

 支 援 多 種 的IO 標 準 ， 例 如 : 單 端 3.3V 的 LVTTL/LVCMOS 、 高 速 差 動 訊 號 LVDS等。

 可 連 接 多 種 外 部 的 記 憶 體 ， 例 如 ：SDRAM 、 DDR 、 DDR2 、 SSRAM 、 FLASH ROM等。

以下各小節將介紹FPGA的配置方式與相關的周邊元件。

2.2.1 FPGA配置方式

　 　Cyclone II 系 列 的 FPGA 配 置 (Configuration) 方 式 有 四 種 ， 由 接 腳 MSEL1 與 MSEL0在上電重置(Power-On Reset, POR) 或強制重新配置時的狀態決定，如表 2-1所示。其中JTAG模式具有最高優先權，在此模式下MSEL1與MSEL0的狀態將 被忽略，以下為配置模式的說明：

 主 動 式 串 列 模 式(Active Serial Mode) ： 使 用 串 列 式 記 憶 體 進 行 配 置 ， 例 如：EPCS16、EPCS64等。在串列式記憶體正常動作之前，必須先使用下 載 線 燒 錄配 置資 料，FPGA 在上電後會自動由此串列式記憶體 讀取配置資 料。

 被動式串列模式(Passive Serial Mode)：使用其它微處理器、下載線或增強 型的配置用記憶體，例如：EPC8、EPC16等。

 JTAG模式：使用下載線的JTAG接腳、其它微處理器或標準測試與燒錄語

言(STAPL)。此模式適合在開發初期對 FPGA進行燒錄，可以避免對配置用 記憶體頻繁地燒錄而降低其壽命。

圖2-3為FPGA的配置電路，本系統僅使用AS與JTAG模式，其中AS模式的速度可 由電阻設定，預設為40MHz Fast AS模式。

表2-1 Cyclone II的四種配置方式

配 置 方 式 MSEL1 MSEL0

20MHz 主動式串列模式, AS 0 0

被動式串列模式, PS 0 1

40MHz 快速主動式串列模式, Fast AS 1 0

JTAG 模式 -

-圖2-3 FPGA配置電路(AS、JTAG模式)

2.2.2 CMOS影像感測器介面

　 　 影 像 感 測 器 主 要 有 電 荷 耦 合 元 件(Charge-coupled Device,CCD) 與 CMOS 二 種。本系統使用OmniVision公司的OV7649 CMOS影像感測器，基本參數如下：

 最大影像尺寸640x480 (VGA格式)。

 最大影像傳 輸率，在VGA模式下可達30fps；QVGA模式則可達到60fps，

因此能符合即時的要求。

 核心與 類比 電壓為2.5V，IO電壓可使用3.3V，與FPGA的介面無需再另外 做電壓準位的轉換。

 輸出格式：YUV/YCbCr4:2:2、RGB4:2:2、Raw RGB Data。

 使用標準的SCCB介面存取內部暫存器，可設定相關的操作模式。

為 了 使 感 測 器 進 入 穩 定 的 操 作 狀 態 ， 在 開 始 使 用 前 必 須 先 進 行 重 置(Reset) 動 作，OV7649有二種重置方法：

 硬體重置：令RESET接腳為高電位並維持1毫秒，等待4096個外部時脈後 感測器會進入穩定的狀態，如圖2-4所示。

 軟體重置：將0x80寫到暫存器0x12。此動作應執行二次，第一次寫入後要 如圖2-4等待4096個外部時脈後再寫第二次。

OV7649的輸出訊號主要有PCLK、VSYNC、HREF、D[7:0]。所有的訊號變 化都是發生在PCLK的負緣，因此FPGA必須在PCLK的正緣時取樣D[7:0]。在本 次的實作中，採用OV7649的YUV4:2:2輸出格式，此格式屬於2：1的水平取樣，

預 設輸出順序為U0Y0V0Y1 U1Y2V1Y3•••，可組合成像素 值[Y0U0V0]、[Y1U0V0]、

[Y2U1V1]、[Y3U1V1]•••，相當於每4個輸出可組合成 2個像素值。由於OV7649的 輸 出 資 料 寬 度 為8-bit ， 因 此 在 預 設 的 影 像 大 小 (640X480) 時 ， 每 一 列 會 有 1280 Bytes輸出。圖2-5為每列的輸出時序圖，圖2-6則是每個影像畫面的時序圖。

圖2-4 影像感測器OV7649硬體重置訊號

圖2-5 OV7649每列的輸出時序圖(細部時間參數詳見[14])

圖2-6 OV7649每個影像畫面的輸出時序圖 4096 個外部時脈

1ms RESET

　圖2-6中，HREF是水平同步訊號，當此訊號為高電位時 OV7649將輸出影像 資料，即圖中的Row0、Row1、... Row479，細部的時序如圖2-5所示。VGA畫面 每列有640個像素，當輸出格式為YUV4:2:2時，每列會有1280筆影像資料輸出，

加上換列的時間後HREF的週期tRO W 則為1528個tPC L K。VSYNC是垂直同步訊號，

在 每 個 畫 面 開 始 時OV7649 會 輸 出 一 個 寬 度 為 3tRO W的 高 準 位 脈 波 ， 其 週 期 等 於

525tRO W ，當PCLK=24MHz時，畫面更新週期大約是33.425 毫秒，相當於每秒30

個畫面。

2.2.3 FPGA之記憶體介面

FPGA 模 組 包 含 三 種 記 憶 體 ， 分 別 為 ： 4.5MB SSRAM 、 16MB SDRAM 及 4MB FLASH ROM。為了能專注於其它影像功能的設計，將使用 Altera公司提供 的嵌入式周邊IP進行記憶體控制，屆時自行設計的 IP只要符合Altera公司標準的 Avalon介面時序即可存取記憶體內容。表2-2、表2-3、表2-4是各記憶體型號、使 用的嵌入式周邊IP及訊號說明。

表2-2 連接於FPGA之SSRAM訊號說明

記憶體型號 CY7C1380C-167AC (SSRAM)

tcm_address_out [20:2] A[18:0] 記憶體位址 tcm_outputenable_n_out OE 輸出致能 tcm_byteenable_n_out [3:0]

tcm_begintransfer_n_out ADSC

tcm_write_n_out BWE 位元組寫入致能 tcm_data_out [31:0] DQ[31:0]

tcm_chipselect_n_out 晶片致能

-- CLK

--需要的嵌入式周邊IP Generic Tri-State Controller 及Tri-State Conduit Bridge

FPGA周邊IP訊號 SSRAM訊號 SSRAM訊號說明

BW_A、BW_B、

表2-3 連接於FPGA之SDRAM訊號說明

表2-4 連接於FPGA之FLASH ROM訊號說明

2.2.4 晶體震盪器(Oscillator)

　　FPGA的輸入時脈為50MHz，再使用內部的鎖相迴路(PLL)產生較高的操作時 脈。例如：本系統目前在FPGA內部使用120MHz的操作頻率，同時將此時脈做為 外部SSRAM與SDRAM的同步時脈。

記憶體型號 IC42S32400-6T (SDRAM) SDRAM Controller

dqm[3:0] DQM[3:0] 輸出與輸入的資料遮罩

ras_n RAS 列位址觸發

we_n WE 寫入致能

-- CLK

需要的嵌入式周邊IP

FPGA周邊IP訊號 SDRAM訊號 SDRAM訊號說明

寫入或讀出SDRAM的資料

同步用的時脈輸入，由FPGA內的PLL提供

記憶體型號 AM29LV320DB90EI (FLASH ROM)

A[20:0] 記憶體位址

tcm_outputenable_n_out OE 輸出致能 tcm_reset_n_out RESET 晶片重置 tcm_write_n_out WE 寫入致能 tcm_data_out[15:0] DQ[15:0]

tcm_chipselect_n_out CE 晶片致能

-- 寫入保護或加速燒錄時間，預設為高電位

-- 未使用

需要的嵌入式周邊IP Generic Tri-State Controller 及Tri-State Conduit Bridge

FPGA周邊IP訊號 FLASH訊號 FLASH訊號說明

tcm_address_out[20:0]

寫入或讀出FLASH ROM的資料

WP/ACC READY/BUSY

2.2.5 I/O擴充用介面

　 　FPGA 群 組 使 用 一 個 腳 距 為 2.54mm 的 簡 易 牛 角 公 座 ， 保 留 總 共 36 條 I/O 接 腳，可做為日後擴充用。