Fluorine 結合在 pMOSFETs 對於元件可靠度的影響

3-1 Fluorine 結合對於 NBTI Degradation 的抑制

Fluorine 結合在元件的應用早在一九八零年由 Wright and Saraswat 所提出

〔3.1〕，他們利用 Fluorine 的結合來改善界面品質。在本論文裡，我們亦利用 Fluorine 對 Si 強力的鍵結(5.73eV)取代容易斷裂的 Si-H bonds (3.18eV)〔3.2〕，如 圖 3-1 所示。在加偏壓時，由於Si-F bonds 不易斷裂，因此可以減少 interface state，進而使得 Bulk oxide traps 減小，因此改善 NBTI Degradation 的免疫性。

Huard et al.已經證明使用 BF2 implants 在 S/D 和 poly gate 在傳統的 p⁺-gated pMOSFETs 裡面，而 Fluorine 在中等濃度是較佳用來改善 gateoxide 可靠度的問 題[3.3]。

3-2 NBTI 的理論模型

此論文並沒有量測溫度變化的可靠度，我們只量CVS 的可靠度，但因 NBTI

理論模型機制與CVS 一樣，所以我們引用此模型來解釋 CVS。我們由圖 3-2〔3.4〕

看到在(a)［111］ Si surface 和(b)［100］ Si surface 的結構模型，其中要注意的 為 Pb centers 它就是俗稱的 Nit，它定義為

Si3≡Si‧ (3-1) 其中Si³為三價矽原子，Si‧為未被補償的四價價電子。圖 3-3〔3.4〕為 p-channel

MOS device 在(a) flatband 模式和(b) inversion 模式下界面狀態的佔據情形。從圖

觀察，在flatband 時費米能階和本質能階的中間本來是受體離子捕捉一個電子，

但在inversion mode 時，由於界面能帶向上提，導致費米能階以上的氫原子被排 掉，造成正電性的界面狀態產生使得臨界電壓(Vt)的漂移和驅動電流(Id)的下降。

圖 3-4〔3.5〕則是二維的 Si– SiO2 界面圖，我們可以發現在(a)圖的 Si-H bonds 在施加應力時被打斷而形成hydroxy group 如(b)圖所示，最後 OH 擴散至 gate oxide 裡面形成會造成 Vt shift 的 mobile charge。如圖(c)所示。

3-3 量測設定

Constant voltage stress (CVS)被用來檢測元件的可靠度，它在源極、汲極、基 極接地，閘極施加固定偏壓(Vg-Vt)約-2~-2.5V 在 pMOSFETs，且 stress 區間為 1、

5、10、20、50、100、200、500、800、1000 秒利用 Id-Vg 的 shift 來計算△Vt

和subthreshold swing 並可估算界面狀態的數量 Cit 顯示如圖 3-5，Cd 為空乏電 容。

ln10 1

KT Cd Cit

S q Cox

⎛ ⎞ ⎡ ⎛ + ⎞⎤

=⎜⎝ ⎟⎠ ⎢⎣ +⎜⎝ ⎟⎠⎥⎦ (3-2)

3-4 High-k dielectric 量測的近似估算

首先，我們先從正電壓掃到負電壓(3V~-3V)，再從負電壓掃到正電壓 (-3V~3V)，定義此為一個周期，共做兩個周期如圖 3-6、圖 3-7 所示，我們可以

發現在第二的週期有加小偏壓stress 的元件它兩個周期的曲線較為吻合，原因為

施加小偏壓應力(0.5V)時可以消除 fast trapping 和 de-trapping charges effect，解 說如圖 3-8 所示。

3-5 固定偏壓應力測試元件可靠度

圖 3-9 顯示在室溫下Id-Vg 特性曲線在施加偏壓應力。可以發現臨界電壓的 漂移在有fluorine 掺雜的樣本略微小了一點，由於 Si-F bonds 不易斷裂，因此可 以減少interface state，進而使得 Bulk oxide traps 減小。在圖 2-4 的遲滯漂移的減 少亦可解釋。可以看到Threshold voltage shift 的方向在 pMOSFET 是往負臨界電 壓值shift。原因為 pMOSFET 在 gate oxide 的 net positive mobile charged 所致。

且偏壓愈大漂移愈大，如圖 3-10 所示。圖 3-11、圖 3-12 顯示有無氟掺雜的臨

界電壓漂移的比較，可以發現地，有fluorine 結合的樣本在不同的偏壓應力中，

Threshold voltage shift 幾乎是小於 control sample。圖 3-13 也顯示與 interface state

相關的subthreshold swing 亦顯示氟有效地降低界面狀態的數量，也可以看到在 1E14 的 interface state 降得非常地低，由於 1E14 的濃度大於 5E13，所以對於界 面的修補效果更好這是與第二章的基本I-V、C-V、mobility 電性相符合地。

圖 3-14 顯示△S.S 對偏壓時間的變化，得到公式如下〔3.7〕：

[

]

. KT Dit

S S Cox

× × Δ

Δ = (3-3) 可以得到△Dit (圖 3-15)對偏壓時間的變化，如預期的一樣，有氟離子結合的樣 本界面的狀態密度小於對照組，且從圖 3-16 可以發現高界電質的本體缺陷密度

密度△Ntot 而不是△Dit。

第四章 結論與未來工作

在本論文裡，fluorine 離子結合在 HfO2/SiON gate stack 的結果發現，第一點，

在基本電性的量測可看到有fluorine 離子結合的樣本，它的臨界電壓值和最大轉

導值都穫明顯的改善，在gate leakage 方面，也沒因為 fluorine 離子的結合而造 成退化，且因為有fluorine 離子的結合使得 HfO2/SiON 界面改善讓軀動電流上升 和mobility 上升，HfO2/SiON 在反轉和累積時漏電的機制由載子分離法分析出 來，HfO2的漏電機制也符合Frenkel –poole 傳輸機制。第二點，CVS 對於元件可 靠度方面，fluorine 離子的結合樣本在 Vt shift 的範圍也明顯小於 control sample，

原因為fluorine 離子的結合使得 HfO2/SiON 介面的 Si-H bonds 被 fluorine 離子取

代形成Si-F bonds。第三點，在氟濃度對元件的影響方面，可以發現高濃度的氟

摻雜對元件基本特性有明顯的改善，尤其在1E14 方面，原因為高濃度的氟離子

對於SiON/Silicon 界面的修補效果最好，因為氟離子的結合會先到 SiON/Silicon 介面，之後才會藉由RTA 擴散到 HfO2/SiON oxide 的裡面，但由 C-V 遲滯範圍 得知5E12,5E13,1E14 對於 oxide trap danling bond 修補的效果是差不多地，而又 可從圖 3-16 得知oxide traps 遠大於 interface traps，所以氟對於介面的改善仍不 足以影響整個Vt shift，所以在 5E13,1E14 在可靠度量測的結果是差不多地。最 後，以本論文的實驗結果而論是1E14 的氟濃度摻雜是最好改善 Hf-based dielectric 缺陷的製程條件。

Manufacturable solutions, and are being opitimized.

Manufacturable solutions are known.

Manufacturable solutions are not known.

表1-1 2007 International Technology Roadmap for Semiconductors［1.1］。

Years of Production 2005 2006 2007 2008 2009 2010 2011 EOT (Physical ) for

High –performance(nm) 1.2 1.1 1.1 0.9 7.5 6.5 5.5 Electrical thickness adjustment for gate

depletion and inversion layer effects (nm) 0.73 0.74 0.74 0.31 0.29 0.28 0.27 Nominal gate leakage current density limit

(at 25℃ ) (A/cm²) 188 536 184 121 104 93 82

表1-2各種不同高介電材料的材料特性與電性總結［1.2］。

圖 1-1 各種不同以矽為基底的高介電材料的能隙和能隙補償［1.3］。

圖 2-1 通道佈植節後才結合氟離子。

圖 2-2 氟藉由熱退火後進入 HfO²/SiON 介電質內﹐且在介面處形成比 (矽－氫)鍵結還強的(矽－氟)鍵結。

F-S Hf-F

F-S Hf-F

F-S Hf-F F-S

F-S

Si(100 )

HfO₂

SiON

PMOSFET

p+ Gate

F

F F

F F F

F F F F F

The process flow of pMOSFETs with HfO₂/SiON gate stack

․ Standard LOCOS process

․ Fluorine implantation(Dose: 5E12,5E13,1E14 Energy:10KeV) For pMOSFETs

․ RCA clean and HF dip

․ 800℃ in N²Oambient by oxide RTA ~SiON 1nm

․ MOCVD of 30A HfO2

․ PDA 700℃ 25sec in N2 ambient

․ poly-Si deposition 200nm and pattering

․ Spacer , S/D extension , S/D implant

․ Dopant activation : 950℃ , 20s

․ Passivation layer : TEOS 550nm

․ Metallization : Al-Si-Cu 900nm

․ Forming gas sintering : 400℃ , 30min

圖 2-3 二氧化鉿堆疊式閘極 P 型金氧半場效電晶體的截面圖。