氟掺雜濃度對於二氧化鉿堆疊式閘極P型金氧半場效電晶體其可靠性的影響

國

立

交

通

大

學

電機學院微電子奈米科技產業研發

碩士班

碩

士

論

文

氟掺雜濃度對於二氧化

鉿堆疊式閘極 P 型

金氧半場效電晶體其可靠性的影響

Effect of Fluorine dosage on the Reliability Issue of

pMOSFETs with HfO

/SiON Gate Stack

研 究 生：謝岳展

指導教授：羅正忠 教授

邱碧秀 教授

氟摻雜濃度對二氧化鉿堆疊式閘極 P 型

金氧半場效電晶體其可靠性的影響

Effect of Fluorine dosage on the Reliability Issue of

pMOSFETs with HfO

/SiON Gate Stack

研 究 生：謝岳展 Postgraduate：Yueh-Chan Hsieh

指導教授：羅正忠 博士 Advisor：Dr. Jen-Chung Lou

邱碧秀 博士 Dr. Bi-Shiou Chiou

國 立 交 通 大 學

電機學院微電子奈米科技產業研發碩士班

碩 士 論 文

A Thesis

Submitted to College of Electrical and Computer Engineering

National Chiao Tung University

in partial Fulfillment of the Requirements

for the Degree of

Master

in

Industrial Technology R & D Master Program on Microelectronics and Nano Sciences

November 2008

Hsinchu, Taiwan, Republic of China

氟摻雜濃度對二氧化鉿堆疊式閘極 P 型

金氧半場效電晶體其可靠性的影響

研究生:謝岳展

指導教授: 羅正忠博士

邱碧秀博士

國立交通大學電機學院產業研發碩士班

摘要

根據半導體積體電路的微縮定理,極薄的二氧化矽介電質層(1 至

1.5 奈米)將遭遇量子穿遂效應的問題而導致極大的洩電流,導致元件

可靠度上的問題。近年來使用高介電質材料來取代傳統以二氧化矽當

介電質層已廣泛被研究。相較於二氧化矽,由於在相同的等效厚度之

下高介電質物質有較厚的實際厚度,因此可以抵擋因量子的穿遂效應

而導致的大量漏電。然後,以高介電質材料當閘極介電質層卻遭遇到

其它的問題。例如:相對於二氧化矽操作在相同電壓下,高介電質材料

有較高的界面狀態產生及較多的電荷捕捉,這對於元件操作時臨限電

壓的漂移有較嚴重的影響。

在 P 型金氧半場效電晶體中,負偏壓溫度不穩定效應是主要的問

題。我們於閘極介電質沈積前,以離子佈值的方式植入氟摻雜,使氟原

子在後續的高溫摻雜活化的過程中,使其擴散至通道和閘極介電質

層。利用氟的摻入,我們深入的探討氟對二氧化鉿/氮氧化矽閘極之 P

型金氧半場效電晶體對於負偏壓溫度不穩定效應的影響。我們發現,

摻雜氟對於元件的基本特性,有顯著的改善。對於固定電壓應力(CVS)

量測時,含氟摻雜的元件有較低的界面狀態產生,和較少的電荷捕捉,

對於元件的可靠度和穩定性有明顯的改善,因此改善了以高介電質材

料為閘極介電極層的穩定性和可靠性。我們也發現以本論文的實驗結

果而論是

的氟濃度摻雜是最好改善

缺陷的製程

Effect of Fluorine dosage on the Reliability Issue of

pMOSFETs with HfO

/SiON Gate Stack

Student : Yueh-Chan Hsieh Advisor : Dr. Jen-Chung Lou

Dr. Bi-Shiou Chiou

Industrial Technology R & D Master Program of

Electrical and Computer Engineering College

National Chiao Tung University

Abstract

According scaling rule, ultra-thin oxide(about 1~1.5nm) will undergo tunneling

effect and then cause gate leakage current , which is the issue of the reliability .

Recently , high dielectric constant materials are used to replace SiO2 has widely

studied. Compare with SiO2 at the same equivalent oxide thickness (EOT) , high

dielectric constant materials have thicker physical thickness which can resist

tunneling effect , and then avoid leakage current . However , using high dielectric

constant materials as gate dielectric experience other problems . For example , high

dielectric constant materials have higher interfacial states and charge traps , these will

cause more serious threshold voltage shift when working device as the same voltage

compare with SiO2 .In pMOSFETs , negative bias temperature instability is the main

issue . We incorporate F before gate dielectric deposition via channel implantation

process . By fluorine incorporation , we discuss the effects of negative bias

temperature instability (NBTI) of F incorporated in pMOSFETs with HfO2/SiON

stack in depth . We found that F incorporated improves the fundamental electrical

properties of the fabricated transistors . In addition , under constant voltage stress

(CVS) , we found that lower generation rate of interface states and charge trapping are

observed for device with F incorporation , thus enhances the reliability and the

stability of high-k devices. We also found that at 1E14 fluorine dosage has maximum

誌謝

首先，感恩我的指導教授羅正忠博士與邱碧秀博士。因為有他們

的教導，讓我更加的茁壯，讓我從不知研究為何物的大學生歷練為

“耐操＂的研究生。

在研究所的這兩年半裡，歷經了幾次波折，學到了如何從困境中

爬起，其中的關鍵點就在心裡。首先要有正確的研究生價值觀，研究

生要做哪些事，要如何與人應對，因為研究生不能只是讀自己的書而

已，最重要的是要學會“team work＂，如果有人問我說你念兩年研

究所學到什麼，我會說：

「學做人，做個自重而人重之的人。」

感謝實驗室的大學長 陳永裕博士，還有智仁學長，與以前一起

合作過的黃信富、陸冠文、葉佳樺、晨修、土豆、鄭元凱、簡先生。

其中我最感謝小陸，沒有他的幫忙實在難以完成這項人生大事“碩士

學位＂。

還有，我要感謝實驗室的學弟妹：哲輔、翌裳、介銘、侑庭和實

驗室剛進來的尚勳、芳毓、文新等新氣象。沒有他們我可能還要呆更

久，哈！

最後我要感謝交大禪學社的大家，任瑾哥、國瑞老師、崇豪爸爸、

貴笠哥哥、幸芸妹妹，正銘學長沒有你們的幫忙與協助我的心裡會更

加惶恐與無助。

最後，我不會忘記您的，媽媽，沒有您的扶養與精神支柱上的鼓

勵，我根本不可能讀到交大與從這裡畢業。謝謝您，媽媽。還有我最

喜歡的弟弟與爸爸，感謝你們。

目錄

摘要（中文）‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥Ⅰ

摘要（英文）‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥Ⅲ

誌謝‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥Ⅴ

目錄‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥Ⅶ

表目錄‥．‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥Ⅸ

圖目錄‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥．Ⅹ

第一章 簡介‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥1

1-1 研究和背景‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥1

1-2 論文的架構‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3

第二章 掺雜

離子在

的基本電性探討‥‥‥‥‥4

2-1 實驗‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4

2-2 元件基本電性的結果與討論‥‥‥‥‥‥‥‥‥‥‥‥‥‥4

2-3 總結‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8

第三章

結合在

對於元件可靠度的影響‥‥‥‥9

3-1

結合對於

的抑制‥‥‥‥‥‥‥‥9

3-2 NBTI 的理論型‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥9

3-3 量測設定‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥10

3-5 固定偏壓應力測試元件可靠度‥‥‥‥‥‥‥‥‥‥‥‥‥11

第四章 結論與未來工作‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13

參考文獻‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥．44

表目錄

表

［1.1］

。………14

表

各種不同高介電材料的材料特性與電性總結

。…………15

圖目錄

圖 1-1 各種不同以矽為基底的高介電材料的能隙和能隙補償

［1.3］

。………16

圖 2-1 通道佈植節後才結合氟離子。………17

圖 2-2 氟藉由熱退火後進入 HfO

/SiON 介電質內﹐且在介面處形成比

(矽－氫)鍵結還強的(矽－氟)鍵結。………17

圖 2-3 二氧化鉿堆疊式閘極 P 型金氧半場效電晶體的截面圖。……18

圖 2-4 有無氟摻雜 pMOSFETs 的 C-V 圖。………19

圖 2-5 施加偏壓應力前的 P 型金氧半場效電晶體 Id-Vd fit 曲

線。………19

圖 2-6 施加偏壓應力前的 P 型金氧半場效電晶體 Id-Vg 和 Gm-Vg 曲

線。………20

圖 2-7 P 型金氧半場效電晶體閘極漏電流分布。………21

圖 2-8 P 型金氧半場效電晶體遷移率對有效電場的分佈。…………21

圖 2-9 在反轉模式下的電流載子分佈(a)control sample,和

(b)with F sample。………22

圖 2-10 在累積模式下的電流載子分佈(a)control sample,和

(b)with F sample。………23

圖 2-11 二氧化鉿堆疊式閘極 P 型金氧半場效電晶體在反轉模式下

(a) 能帶圖﹐(b) 載子分離法的概略圖。………24

圖 2-12 二氧化鉿堆疊式閘極 P 型金氧半場效電晶體在累積模式下

(a) 能帶圖﹐(b) 載子分離法的概略圖。………25

圖 2-13 符合 F-P emission 傳導機制在反轉模式下的源極/洩極漏電

流(a) without fluorine sample (b) with fluorine

sample。………26

圖 2-14 符合 F-P emission 傳導機制在反轉模式下的基板漏電流(a)

without fluorine sample (b) with fluorine sample。27

圖 3-1 氟藉由熱退火後進入 HfO

/SiON 介電質內﹐且在介面處形成比

(矽－氫)鍵結還強的(矽－氟)鍵結。………28

圖 3-2 結構圖在︰(a)［111］晶面﹐和(b)［100］晶面。…………29

圖3-3顯示介面電荷狀態得P通道MOS元件的能帶圖(a)在平帶模式下

介面狀態為負電荷(b)在反轉模式下介面狀態為正電荷

［3.4］

。………30

圖3-4 Si–SiO2介面的二維結構圖(a)the SiH defect,(b)氫原子經

過偏壓應力後形成interface trap﹐fixed oxide chargehy﹐

droxy group,和(c)會移動地OH 分子擴散進入氧化層裡。

After Jeppson and Svensson［3.5］。………30

圖 3-5 CVS (constant voltage stress)量測設定。………31

圖 3-6 PMOSFET 未摻雜氟的 Id-Vg 特性曲線

(a)w/o small stress,(b)small stress。………32

圖 3-7

PMOSFET 摻雜氟的 Id-Vg 特性曲線

(a)w/o small stress,(b)small stress。………33

圖 3-8 Fast charging effects(FCE)在二氧化鉿堆疊式閘極 P 型金

氧半場效電晶體的能帶圖。………34

圖 3-9 PMOSFET 在 25℃之下施加偏壓應力 1000 秒前後的 Id-Vg 特性

曲線(a)control sample,and (b)5E13(c)1E14

samples。………35、36

圖 3-10 在 25℃下隨著偏壓應力時間變化的臨界電壓的漂移量﹐Vg-Vt

=-2V~-2.5V(a)control sample ,and (b)5E13cm-2,

(c)1E14cm-2。………37、38

圖 3-11 在 25℃下隨著偏壓應力時間變化的臨界電壓的漂移量

,Vg-Vt=-2V 在 control sample 和 fluorine sample。…39

圖 3-12 在 25℃下隨著偏壓應力時間變化的臨界電壓的漂移量

,Vg-Vt=-2.5V 在 control sample 和 fluorine sample。40

圖 3-13 在 25℃下隨著偏壓應力時間變化的次臨界電壓擺幅的變化

量﹐Vg-Vt=-2V 在 control sample 和 fluorine

圖 3-14 在 25℃下隨著偏壓應力時間變化的次臨界電壓擺幅的偏移

量﹐Vg-Vt=-2V 在 control sample 和 fluorine

sample。………42

圖 3-15 在 25℃下隨著偏壓應力時間變化的介面狀態密度的偏移量

﹐Vg-Vt=-2V 在 control sample 和 fluorine

sample。………42

圖 3-16 Total trap density 和 interface density 隨著時間變化

的函數,Vg-Vt=-2V 在 control sample 和 fluorine

第一章

簡介

1-1 研究和背景

上發表了我們所希望CMOS 元件的 High-k(高介電質常數)材料能夠達到以低漏

電流和足夠低的等效氧化層厚度而論的藍圖。

最 近 幾 年 有 許 多 的 High-k 材 料 被 應 用 ， 如 HfO2,TiO2,Ta2O5,Si3N4,

Al2O3,ZrO2,La2O3,Gd2O3,Y2O3,SrTiO3,HfSiO4,ZrSiO4，而這些材料的特性總結在表

1-2［1.2］和圖 1-1［1.3］，而圖 1-1 是以Si 為基底的 bandgap 和 bandgap offset， 在Si 的 conduction band 以上 1eV 和 valence band 以下 1eV 的虛線是去防止電子 和電洞穿隧所引起schottky emission 漏電流的最小能障［1.3］。由表 1-2 和圖 1-1 的歸納可知HfO2具有中等的介電常數值(k~20-25)，大的 bandgap(Eg~5.7-6.0 eV)

與高的conduction bandgap offset for electron(~1.5-1.9 eV)和與 Si 結合極佳的熱穩 定性(~950℃)。但是，HfO2的bulk oxide traps 很嚴重，會嚴重影響臨界電壓不穩

定漂移等的可靠度問題。

加大的偏壓stress 會引起大的 flate band voltage shift 和 threshold voltage shift，特 別在升溫時更加嚴重。而這個現象稱之為BTI(Bias-Temperature Instability)，這個 原因已由Ogawa et al.所發展的一套 diffusion-reaction model 理論［1.4］和成功的 實驗結果［1.5］可解釋出來，他藉由探討升溫、加 stress 和不同厚度的結果來印

證他的理論，且實驗發現 Nit 和 Nox 的產生是由於 Si-H bond 的斷裂形成

hytrogen-related species 的擴散所造成的。

就使用高介電常數的HfO2來代替SiO2來當作元件的介電材料。但由於HfO2 gate

oxide 的 bulk traps 數量遠大於 SiO2，它會隨著stress 時間的加長造成連續性地

threshold voltage shift 和 drain current degradation，進而造成電晶體元件可靠度的 退化。

在本論文裡，我們把fluorine 結合在 substrate，借由 fluorine 離子修補 SiON 和substrate 的界面，以取代 Si-H bond 的方式使其降低預先存在地 HfO2 bulk traps

1-2 論文的架構

系統化地探討fluorine 結合在 HfO2/SION 堆疊式閘極 pMOSFETs 的特性。

第三章為掺雜fluorine 離子在 pMOSFETs 的可靠度探討，首先我們先加一 點小stress 偏壓使可靠度的量測更為精確，之後使用 constant voltage stress 來測

試pMOSFETs 的偏壓不穩定地現象。

第四章為本論文的研究發現與結論，和未來對 fluorine 離子結合在 CMOS 的dynamic AC stress 可靠度研究。

第二章

掺雜 fluorine 離子在 pMOSFETs 的基本電性探討

2-1 實驗

在本論文共有pMOSFETs三片樣本，都於channel上掺雜fluorine離子，另外 有一片control sample當對照組。首先使用n型基板(100)晶面製作Well(Source: P,Dose: 7.5E12,Energy: 120keV for pMOSFETs) ， 再 成 長 pad oxide(350A) 、 Si3N4(1500A)並且上光阻微影、蝕刻後形成LOCOS Isolation，之後做channnel stop

implant以防止punchthrough效應，然後再成長場氧化層(5500A)、覆蓋犧牲氧化層 後，在APT(anti-punch through) implant後掺雜fluorine離子，如圖2-1所示。之後 使用oxide RTA在700℃開N2O氣體下成長SiON~10A(量測厚度SiON~11A)，

MOCVD沉積HfO2~30A，爐管沉積poly~2000A。經過TCP乾式蝕刻poly之後做 Source 、 Drain implant 和 Body implant ， 之 後 RTA 活 化 950℃20sec 以 使 氟 從 SiON/Silicon 界面處擴散到HfO2如圖2-2所示，最後metal使用sputter濺鍍，與使

用TCP9600乾式蝕刻後形成元件如圖2-3所示。

2-2 元件基本電性的結果與討論

我 們 基 本 電 性 的 量 測 使 用 H P 4 1 5 6 A p r e c i s i o n s e m i c o n d u c t o r parameter analyzer 與 HP4284 LCR meter 來分析(I-V)與(C-V;100kHz)特 性。在圖 2-4 不考慮量子效應時，我們估算在強反轉時pMOSFETs 的 EOT(2.1) ［2.1］為 34A(without Fluorine)和 36A(5E12)、34A(5E13)、34A(1E14)。引用公

式如下： 2 0 Area Cinv SiO EOT ε ε ⎛⎜ ⎞⎟ ⎝ ⎠ = (2.1) 由圖 2-4 的 C-V 圖也可看到 pMOSFET 有氟掺雜的樣本在強反轉的 Vt 值往正Vg 值漂移，且濃度愈大絕對值 Vg 愈小，內插圖的 C-V 遲滯現象亦是如 此。這是因為SiON/Si 界面被氟修補後使得界面狀態的正電荷減少並導致臨界電 壓減少使得驅動電流上升(2.1)［2.2］如圖 2-5 所示。

(

)

掺雜的樣本。原因為pMOSFET 在掺雜氟離子時，氟離子會修補在 SiON/Si 界面

的interface state(Dit)，使得在 gate oxide 本體的正電荷缺陷的捕捉減少或負電荷 缺陷的捕捉增加［2.3］［2.4］［2.5］。而低濃度的氟會導致元件特性下降，原因

是氟在佈植時會造成基板損毀，並且在後續的高溫退火中形成out-diffusion。

圖 2-7 比較在inversion region 和 accumution region 下的漏電流，我們可以發現 fluorine 掺雜的樣本與對照組漏電流的大小類似。圖 2-8 顯示 pMOSFETs 的 mobility，我們發現在 5E13、1E14 的 mobility 都高於對照組，原因為 SiON/Si 界 面被修補後使得mobility 增加。

洩極電流為漂移電流加上擴散電流 n eff n DS D eff Wu Q V kT dQ I Wu L q dx = − (2.3) Effective mobility 在 pMOSFETs 被量測在低 drain voltage (大約 -50mV 或 -100mV)，因為在通道上的電荷較為均勻，所以可以得到擴散二次項為 n d eff g L u WQ = (2.4) drain conductance gd 定義如下 . D V d GS DS I g const V ∂ = = ∂ (2.5) Qn 和 Qb 為空乏區和反轉層的電荷密度(C/cm2) ( gc) Vgs Qn − C dVgs ∞ =

∫

∫

(

)

5 180 ( ) 1 4.5 10 p eff Eeff μ = ⎛ ⎞ + ⎜_{⎝ ×} ⎟_⎠ (2.10) 由於低濃度的氟掺雜對於元件基本特性較無改善現象〔2.7〕，因此我們後續就只 著重在高濃度的氟掺雜對元件可靠度的影響。

現在要確定在流經過HfO2/SiON dual gate dielectrics 在反轉層和累積層漏電

流的載子種類，因此使用載子分離法(carrier separation method)〔2.8〕。圖 2-9 顯

的主要電流為Source/Drain 電流，原因為 HfO2/SiON dual gate dielectrics 結構的

能帶圖2-11 顯示在反轉時電洞(ISD)的導通機率是大於電子(IB)的；而在累積時圖

2-12 HfO2/SiON 能帶結構導通機率是電子(IB)大於電洞的(ISD)，圖 2-10 顯示在累

積時電洞(IB)的導通機率是大於電子(ISD)的。

在高介電材料裡，閘極漏電流會隨溫度上升而增加。這代表著載子是靠著 oxide trap 傳導地，也就是 trap-assisted tunneling (TAT)，Frenkel –poole 傳輸機制。

存在HfO2/SION dual gate 的閘極漏電流有兩種載子種類﹙電子和電洞﹚。為 了去決定在HfO2/SiON dielectric 的傳導機制我們使用 Frenkel-poole (F-P) plots 去

相應電子和電動的漏電流。 Frenkel-poole emission 的形式如下： 2 exp( B) B q a V I V n k T Φ ∝ − (2-12) 0 ( / exp( B ox ins ) ox B q qE J B E k T πε ε − Φ − = ∗ (2-13) 0 / ln( ) ins B) ox ox B B q q q J E E k T k T πε ε Φ = − (2-14) ⇒ intercept gives the Barrier height ( B

B

q k T

Φ

− )

B 為 HfO2 film 的缺陷密度常數，ΦB 是 the barrier height， Eox是 HfO2

film 的介電場ε₀ 是 free space permittivity，ε_ins是 HfO2 介電常數，kB是

Frenkel-Poole 曲線的傳導機制，不管是電子還是電洞地反轉，它的流動機制都是 Frenkel-Poole 傳導。

在 barrier hight 方 面 electron traps 的 ΦB 在 control sample 和

F-incorporatedsample 大約是 0.65eV 和 0.65eV，Hole traps 的 ΦB 在control sample

和 F-incorporated sample 大約是 0.743eV and 0.744eV。我們定義 ΦB為有效值

〔2.9〕。我們知道在 HfO2裡的流動載子為借由缺陷幫助流動的 Frenkel-Poole 傳

導，它的能障為ΦB隨著製程條件的變化而變化〔2.10〕。

這些實驗結果顯示無氟樣本與有氟樣本的電子游離能障 ΦB 差不多的。.且

在pMOSFET 的 hole barrier hight 大於 electron barrierhight~0.9eV。

2-3 總結

我們第二章為掺雜fluorine 離子在 pMOSFETs 的基本電性探討，包括詳細的 實驗製造流程與氟離子佈植的位置，元件基本電性的結果與討論，包括對(I-V) 與(C-V;100kHz)的特性分析，有無 fluorine 離子的 mobility 比較圖，使用載子分 離法在去判斷流經HfO2/SiON dual gate dielectrics 在反轉層和累積層漏電流的

載子種類，閘極漏電流對Vg 在反轉層與累積層下隨溫度的變化去吻合在 high-k

第三章

Fluorine 結合在 pMOSFETs 對於元件可靠度的影響

3-1 Fluorine 結合對於 NBTI Degradation 的抑制

Fluorine 結合在元件的應用早在一九八零年由 Wright and Saraswat 所提出

〔3.1〕，他們利用 Fluorine 的結合來改善界面品質。在本論文裡，我們亦利用

Fluorine 對 Si 強力的鍵結(5.73eV)取代容易斷裂的 Si-H bonds (3.18eV)〔3.2〕，如 圖 3-1 所示。在加偏壓時，由於Si-F bonds 不易斷裂，因此可以減少 interface state，進而使得 Bulk oxide traps 減小，因此改善 NBTI Degradation 的免疫性。 Huard et al.已經證明使用 BF2 implants 在 S/D 和 poly gate 在傳統的 p+-gated

pMOSFETs 裡面，而 Fluorine 在中等濃度是較佳用來改善 gateoxide 可靠度的問 題[3.3]。

3-2 NBTI 的理論模型

此論文並沒有量測溫度變化的可靠度，我們只量CVS 的可靠度，但因 NBTI

理論模型機制與CVS 一樣，所以我們引用此模型來解釋 CVS。我們由圖 3-2〔3.4〕

看到在(a)［111］ Si surface 和(b)［100］ Si surface 的結構模型，其中要注意的 為 Pb centers 它就是俗稱的 Nit，它定義為

Si3≡Si‧ (3-1) 其中Si3為三價矽原子，Si‧為未被補償的四價價電子。圖 3-3〔3.4〕為 p-channel

MOS device 在(a) flatband 模式和(b) inversion 模式下界面狀態的佔據情形。從圖

觀察，在flatband 時費米能階和本質能階的中間本來是受體離子捕捉一個電子，

但在inversion mode 時，由於界面能帶向上提，導致費米能階以上的氫原子被排

掉，造成正電性的界面狀態產生使得臨界電壓(Vt)的漂移和驅動電流(Id)的下降。 圖 3-4〔3.5〕則是二維的 Si– SiO2 界面圖，我們可以發現在(a)圖的 Si-H bonds 在施加應力時被打斷而形成hydroxy group 如(b)圖所示，最後 OH 擴散至 gate oxide 裡面形成會造成 Vt shift 的 mobile charge。如圖(c)所示。

3-3 量測設定

Constant voltage stress (CVS)被用來檢測元件的可靠度，它在源極、汲極、基 極接地，閘極施加固定偏壓(Vg-Vt)約-2~-2.5V 在 pMOSFETs，且 stress 區間為 1、 5、10、20、50、100、200、500、800、1000 秒利用 Id-Vg 的 shift 來計算△Vt 和subthreshold swing 並可估算界面狀態的數量 Cit 顯示如圖 3-5，Cd 為空乏電 容。 ln10 1 KT Cd Cit S q Cox ⎛ ⎞ ⎡ ⎛ + ⎞⎤ =_{⎜ ⎟ ⎢} +_{⎜ ⎟⎥} ⎝ ⎠ ⎣ ⎦ ⎝ ⎠ (3-2)

3-4 High-k dielectric 量測的近似估算

施加小偏壓應力(0.5V)時可以消除 fast trapping 和 de-trapping charges effect，解 說如圖 3-8 所示。

3-5 固定偏壓應力測試元件可靠度

圖 3-9 顯示在室溫下Id-Vg 特性曲線在施加偏壓應力。可以發現臨界電壓的

漂移在有fluorine 掺雜的樣本略微小了一點，由於 Si-F bonds 不易斷裂，因此可 以減少interface state，進而使得 Bulk oxide traps 減小。在圖 2-4 的遲滯漂移的減 少亦可解釋。可以看到Threshold voltage shift 的方向在 pMOSFET 是往負臨界電 壓值shift。原因為 pMOSFET 在 gate oxide 的 net positive mobile charged 所致。 且偏壓愈大漂移愈大，如圖 3-10 所示。圖 3-11、圖 3-12 顯示有無氟掺雜的臨

界電壓漂移的比較，可以發現地，有fluorine 結合的樣本在不同的偏壓應力中，

Threshold voltage shift 幾乎是小於 control sample。圖 3-13 也顯示與 interface state 相關的subthreshold swing 亦顯示氟有效地降低界面狀態的數量，也可以看到在 1E14 的 interface state 降得非常地低，由於 1E14 的濃度大於 5E13，所以對於界

面的修補效果更好這是與第二章的基本I-V、C-V、mobility 電性相符合地。 圖 3-14 顯示△S.S 對偏壓時間的變化，得到公式如下〔3.7〕：

[

]

第四章

結論與未來工作

在本論文裡，fluorine 離子結合在 HfO2/SiON gate stack 的結果發現，第一點，

在基本電性的量測可看到有fluorine 離子結合的樣本，它的臨界電壓值和最大轉

導值都穫明顯的改善，在gate leakage 方面，也沒因為 fluorine 離子的結合而造 成退化，且因為有fluorine 離子的結合使得 HfO2/SiON 界面改善讓軀動電流上升

和mobility 上升，HfO2/SiON 在反轉和累積時漏電的機制由載子分離法分析出

來，HfO2的漏電機制也符合Frenkel –poole 傳輸機制。第二點，CVS 對於元件可

靠度方面，fluorine 離子的結合樣本在 Vt shift 的範圍也明顯小於 control sample， 原因為fluorine 離子的結合使得 HfO2/SiON 介面的 Si-H bonds 被 fluorine 離子取

代形成Si-F bonds。第三點，在氟濃度對元件的影響方面，可以發現高濃度的氟

摻雜對元件基本特性有明顯的改善，尤其在1E14 方面，原因為高濃度的氟離子

對於SiON/Silicon 界面的修補效果最好，因為氟離子的結合會先到 SiON/Silicon 介面，之後才會藉由RTA 擴散到 HfO2/SiON oxide 的裡面，但由 C-V 遲滯範圍

得知5E12,5E13,1E14 對於 oxide trap danling bond 修補的效果是差不多地，而又 可從圖 3-16 得知oxide traps 遠大於 interface traps，所以氟對於介面的改善仍不

足以影響整個Vt shift，所以在 5E13,1E14 在可靠度量測的結果是差不多地。最

後，以本論文的實驗結果而論是1E14 的氟濃度摻雜是最好改善 Hf-based dielectric 缺陷的製程條件。

Manufacturable solutions, and are being opitimized.

Manufacturable solutions are known.

Manufacturable solutions are not known.

表

。

Years of Production 2005 2006 2007 2008 2009 2010 2011 EOT (Physical ) for

High –performance(nm) 1.2 1.1 1.1 0.9 7.5 6.5 5.5 Electrical thickness adjustment for gate

depletion and inversion layer effects (nm) 0.73 0.74 0.74 0.31 0.29 0.28 0.27 Nominal gate leakage current density limit

圖 2-1 通道佈植節後才結合氟離子。

圖 2-2 氟藉由熱退火後進入 HfO

/SiON 介電質內﹐且在介面處形成比

(矽－氫)鍵結還強的(矽－氟)鍵結。

Si(100

)

PMOSFET

p+ Gate

The process flow of pMOSFETs with HfO

/SiON gate stack

․ Fluorine implantation(Dose: 5E12,5E13,1E14 Energy:10KeV) For pMOSFETs

․ RCA clean and HF dip

․ 800℃ in N2Oambient by oxide RTA ~SiON 1nm

․ MOCVD of 30A HfO2

․ PDA 700℃ 25sec in N2 ambient

․ poly-Si deposition 200nm and pattering ․ Spacer , S/D extension , S/D implant ․ Dopant activation : 950℃ , 20s

․ Passivation layer : TEOS 550nm

․ Metallization : Al-Si-Cu 900nm ․ Forming gas sintering : 400℃ , 30min

圖 2-3 二氧化鉿堆疊式閘極 P 型金氧半場效電晶體的截面圖。

-4 -2 0 2 4 0.2 0.4 0.6 0.8 1.0 1.2 1.4 30 38 34A 34A capacitance

(

)

5E12 5E13 1E14 24

圖 2-4 有無氟摻雜 pMOSFETs 的 C-V 圖。

-3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 -0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 Gm( u s ) Id(A) Vg(V) pMOSFETs L/W=50/50um Vd=-0.1V control 5E12cm-2 5E13cm-2 1E14cm-2

圖 2-6 施加偏壓應力前的 P 型金氧半場效電晶體 Id-Vg 和 Gm-Vg 曲線。

control 5E12 5E13 1E14

Vt(V) -1.51 -1.81 -1.49 -1.09

Gmmax(us) 3.12 3.31 3.76 5.22

Idsat(uA) 55.3 51.1 62.3 69.6

-10 -8 -6 -4 -2 0 2 4 6 8 10 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3 0.01 Leakage(A) Vg(V) T=25C pMOSFETs L/W=20/20um control 5E12cm-2 5E13cm-2 1E14cm-2 Φ_Bare similarily

圖 2-7 P 型金氧半場效電晶體閘極漏電流分布。

-8 -7 -6 -5 -4 -3 -2 -1 0 1 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3 IB IG=ISD pMOSFET control sample L/W=20/20um T=25C IB ISD IG Cu rren t( A ) Vg(V) (a) -8 -7 -6 -5 -4 -3 -2 -1 0 1 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3 IB IG=ISD pMOSFET 1E14cm-2 L/W=20/20um T=25C IB ISD IG Cu rr en t( A) Vg(V) (b)

圖 2-9 在反轉模式下的電流載子分佈(a)control sample,和

(b)with F sample。

-1 0 1 2 3 4 5 6 7 8 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3 Cur re n t(A ) Vg(V) pMOSFET control sample L/W=20/20um T=25C IB ISD IG IG=IB ISD (a) -1 0 1 2 3 4 5 6 7 8 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3 Cu rren t(A) Vg(V) pMOSFET 1E14cm-2 L/W=20/20um T=25C IB ISD IG IG=IB ISD (b)

圖 2-10 在累積模式下的電流載子分佈(a)control sample,和

(b)with F sample。

(a) (b)

圖 2-11 二氧化鉿堆疊式閘極 P 型金氧半場效電晶體在反轉模式下

(a) 能帶圖﹐(b) 載子分離法的概略圖。

pMOSFET

p

Gate

HfO

e

h

n-Sub

Interfacial layer

P

P

P

Vg(-)

electron

injection

hole

current

hole

injection

(+)I

(+)I

N

(a) (b)

圖 2-12 二氧化鉿堆疊式閘極 P 型金氧半場效電晶體在累積模式下

(a) 能帶圖﹐(b) 載子分離法的概略圖。

P

P

P

Vg(+)

electron

injection

hole

current

hole

injection

(-)I

(-)I

N

pMOSFET

p

Gate

HfO

e

-I

(-)

h

n-Sub

Interfacial layer

2000 2250 2500 2750 3000 -21 -20 -19 -18 -17 -16 -15 -14 -13 F-P emission pMOSFET control sample L/W=20/20um 25C 75C 100C ln(JSD/E) E1/2(V/cm)1/2

T

T

圖 2-13 符合 F-P emission 傳導機制在反轉模式下的源極/洩極漏電

流(a) without fluorine sample (b) with fluorine sample。

2000 2250 2500 2750 3000 -21 -20 -19 -18 -17 -16 -15 -14 -13 Φ B=0.65eV F-P emission pMOSFET control sample L/W=20/20um 25C 75C 100C ln(JB/E) E1/2(V/cm)1/2

T

T

圖 2-14 符合 F-P emission 傳導機制在反轉模式下的基板漏電流(a)

without fluorine sample (b) with fluorine sample。

圖 3-1 氟藉由熱退火後進入 HfO

/SiON 介電質內﹐且在介面處形成比

(矽－氫)鍵結還強的(矽－氟)鍵結。

Si(100

)

PMOSFET

p+ Gate

圖 3-2 結構圖在︰(a)［111］晶面﹐和(b)［100］晶面［3.4］。

圖3-3顯示介面電荷狀態得P通道MOS元件的能帶圖(a)在平帶模式下

介面狀態為負電荷(b)在反轉模式下介面狀態為正電荷［3.4］

。

圖3-4 Si–SiO2介面的二維結構圖(a)the SiH defect,(b)氫原子經

過偏壓應力後形成interface trap﹐fixed oxide chargehy﹐

droxy group,和(c)會移動地OH 分子擴散進入氧化層裡。

After Jeppson and Svensson［3.5］。

圖 3-5 CVS (constant voltage stress)量測設定。

CVS for gate electrode Vg-Vt = -2, -2.5V

-1.4 -1.3 -1.2 -1.1 -1.0 1E-8 2E-8 3E-8 4E-8 -3 -2 -1 0 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Id (A ) Vg(V) pMOSFET control sample Vd=-0.1V 3~-3V -3~3V 3V~-3V -3~3V pMOSFET control sample Vd=-0.1V 3~-3V -3~3V 3V~-3V -3~3V Id (A ) Vg(V) (a) -1.4 -1.3 -1.2 -1.1 -1.0 1E-8 2E-8 3E-8 4E-8 -3 -2 -1 0 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Id (A ) Vg(V) pMOSFET control sample Vd=-0.1V 3~-3V -3~3V 3V~-3V -3~3V pMOSFET control sample Vd=-0.1V 3~-3V -3~3V 3V~-3V -3~3V Id(A ) Vg(V) (b)

圖 3-6 PMOSFET 未摻雜氟的 Id-Vg 特性曲線

-1.4 -1.3 -1.2 -1.1 -1.0 1E-8 2E-8 3E-8 4E-8 -3 -2 -1 0 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Id (A ) Vg(V) pMOSFET control sample Vd=-0.1V 3~-3V -3~3V 3V~-3V -3~3V pMOSFET 5E13cm-2 Vd=-0.1V 3~-3V -3~3V 3V~-3V -3~3V Id (A ) Vg(V) (a) -1.4 -1.3 -1.2 -1.1 -1.0 1E-8 2E-8 3E-8 4E-8 -3 -2 -1 0 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Id (A ) Vg(V) pMOSFET control sample Vd=-0.1V 3~-3V -3~3V 3V~-3V -3~3V pMOSFET 5E13cm-2 Vd=-0.1V 3~-3V -3~3V 3V~-3V -3~3V Id (A ) Vg(V) (b)

圖 3-7

PMOSFET 摻雜氟的 Id-Vg 特性曲線

圖 3-8 Fast charging effects(FCE)在二氧化鉿堆疊式閘極 P 型金

氧半場效電晶體的能帶圖。

-2.0 -1.5 -1.0 -0.5 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Id (A) Vg(V) pMOSFET control sample Vg-Vt=-2V T=25C t=0s t=1000s (a) -2.0 -1.5 -1.0 -0.5 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Id(A) Vg(V) pMOSFET 5E13cm-2 Vg-Vt=-2V T=25C t=0s t=1000s (b)

-2.0 -1.5 -1.0 -0.5 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 Id (A) Vg(V) pMOSFET 1E14cm-2 Vg-Vt=-2V T=25C t=0s t=1000s (c)

圖 3-9 PMOSFET 在 25℃之下施加偏壓應力 1000 秒前後的 Id-Vg 特性

曲線(a)control sample,and (b)5E13(c)1E14 samples。

1 10 100 1000 -75 -70 -65 -60 -55 -50 -45 -40 -35 -30 -25 -20 Vt shift(mV ) Stress Time(s) pMOSFETs control sample T=25C Vg-Vt=-2V Vg-Vt=-2.5V (a) 1 10 100 1000 -70 -60 -50 -40 -30 -20 pMOSFETs 5E13cm-2 T=25C Vg-Vt=-2V Vg-Vt=-2.5V Vt shif t( mV) Stress Time(s) (b)

1 10 100 1000 -70 -60 -50 -40 -30 -20 Vt shift(mV) stress time(s) pMOSFET 1E14cm-2 T=25C Vg-Vt=-2V Vg-Vt=-2.5V (c)

圖 3-10 在 25℃下隨著偏壓應力時間變化的臨界電壓的漂移量﹐

Vg-Vt=-2V~-2.5V(a)control sample ,and (b)5E13cm-2,

(c)1E14cm-2。

1

10

100

1000

-60

-55

-50

-45

-40

-35

-30

-25

-20

Stress Time(s)

Vt shift(mV)

圖 3-11 在 25℃下隨著偏壓應力時間變化的臨界電壓的漂移量

,Vg-Vt=-2V 在 control sample 和 fluorine sample。

1 10 100 1000 -75 -70 -65 -60 -55 -50 -45 -40 -35 -30 -25 -20 Stress Time(s) Vt shift(mV) pMOSFETs Vg-Vt=-2.5V T=25C control 5E13cm-2 1E14cm-2

圖 3-12 在 25℃下隨著偏壓應力時間變化的臨界電壓的漂移量

,Vg-Vt=-2.5V 在 control sample 和 fluorine sample。

1 10 100 1000 70 80 90 100 110 120 130 140 150 160 170 S.S(mV/decade) stress time(s) pMOSFETs Vg-Vt=-2V T=25C control 5E13cm-2 1E14cm-2

圖 3-13 在 25℃下隨著偏壓應力時間變化的次臨界電壓擺幅的變化

量﹐Vg-Vt=-2V 在 control sample 和 fluorine sample。

0 200 400 600 800 1000 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 Δ S. S (mV/ d ecad e ) stress time(s) pMOSFETs Vg-Vt=-2V T=25C control 1E14cm-2

圖 3-14 在 25℃下隨著偏壓應力時間變化的次臨界電壓擺幅的偏移

量﹐Vg-Vt=-2V 在 control sample 和 fluorine sample。

0 200 400 600 800 1000 1E8 1E9 1E10 1E11 Δ Dit ( cm -2 eV -1 ) stress time (s) pMOSFETs Vg-Vt=-2V T=25C control 1E14cm-2

圖 3-15 在 25℃下隨著偏壓應力時間變化的介面狀態密度的偏移量

﹐Vg-Vt=-2V 在 control sample 和 fluorine sample。

0 200 400 600 800 1000 1E7 1E8 1E9 1E10 1E11 1E12 1E13 Δ Nto t& Δ Di t ( cm -2 eV -1 ) stress time(s) pMOSFETs Vg-Vt=-2V T=25C control 1E14cm-2 ΔNtot ΔDit

圖 3-16 Total trap density 和 interface density 隨著時間變化

的函數,Vg-Vt=-2V 在 control sample 和 fluorine sample。

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