第5章 LPC2000系列ARM硬件结构
5.2 引脚配置
5.2.2 LPC2114/2124 的引脚描述
LPC2114/2124 的引脚描述及其主要功能见表 5.2。
表 5.2 LPC2114/2124 的引脚描述
- - 117 接上表
引脚名称 LQFP64 引脚#
类
型 描述
22 I/O P0.2 SCL I2C 时钟输入/输出，开漏输出。
I CAP0.0 TIMER0 的捕获输入通道 0。
26 I/O P0.3 SDA I2C 数据输入/输出，开漏输出。
O MAT0.0 TIMER0 的匹配输出通道 0。
EINT1 外部中断 1 输入。
27 I/O P0.4 SCK0 SPI0 的串行时钟。SPI 时钟从主机输出，从 机输入。
I CAP0.1 TIMER0 的捕获输入通道 1。
29 I/O P0.5 MISO0 SPI0 主机输入从机输出端。数据输入到 SPI 主机或从SPI 从机输出。
O MAT0.1 TIMER0 的匹配输出通道 1。
30 I/O P0.6 MOSI0 SPI0 主机输出从机输入端。数据从 SPI 主机 输出或输入到SPI 从机。
I CAP0.2 TIMER0 的捕获输入通道 2。
31 I P0.7 SSEL0 SPI0 从机选择。选择 SPI 接口用作从机。
O PWM2 脉宽调制器输出 2。
I EINT2 外部中断 2 输入。
33 O P0.8 TxD1 UART1 发送输出端。
O PWM4 脉宽调制器输出 4。
34 I P0.9 RxD1 UART1 接收输入端。
O PWM6 脉宽调制器输出 6。
I EINT3 外部中断 3 输入。
35 O P0.10 RTS1 UART1 请求发送输出端。
I CAP1.0 TIMER1 的捕获输入通道 0。
37 I P0.11 CTS1 UART1 清除发送输入端。
I CAP1.1 TIMER1 的捕获输入通道 1。
38 I P0.12 DSR1 UART1 数据设置就绪端。
O MAT1.0 TIMER1 的匹配输出通道 0。
39 O P0.13 DTR1 UART1 数据终止就绪端。
O MAT1.1 TIMER1 的匹配输出通道 1。
41 I P0.14 DCD1 UART1 数据载波检测输入端。
I EINT1 外部中断 1 输入。
重点：RESET 为低时，P0.14 的低电平将强制片内引导装载 程序复位后控制器件的操作，即进入 ISP 状态。
45 I P0.15 RI1 UART1 铃响指示输入端。
I EINT2 外部中断 2 输入。
46 I P0.16 EINT0 外部中断0 输入。
O MAT0.2 TIMER0 的匹配输出通道 2。
P0.2~P0.16
I CAP0.2 TIMER0 的捕获输入通道 2。
- - 118 接上表
引脚名称 LQFP64 引脚#
类
型 描述
47 I P0.17 CAP1.2 TIMER1 的捕获输入通道 2。
I/O SCK1 SPI1 串行时钟。SPI 时钟从主机输出或输入 到从机。
O MAT1.2 TIMER1 的匹配输出通道 2。
53 I P0.18 CAP1.3 TIMER1 的捕获输入通道 3。
I/O MISO1 SPI1 主机输入从机输出端。数据输入到 SPI 主机或从SPI 从机输出。
O MAT1.3 TIMER1 的匹配输出通道 3。
54 O P0.19 MAT1.2 TIMER1 的匹配输出通道 2。
I/O MOSI1 SPI1 主机输出从机输入端。数据从 SPI 主机 输出或输入到SPI 从机。
O CAP1.2 TIMER1 的捕获输入通道 2。
55 O P0.20 MAT1.3 TIMER1 的匹配输出通道 3。
I SSEL1 SPI1 从机选择。选择 SPI 接口用作从机。
I EINT3 外部中断 3 输入。
1 O P0.21 PWM5 脉宽调制器输出5。
I CAP1.3 TIMER1 的捕获输入通道 3。
2 I P0.22 CAP0.0 TIMER0 的捕获输入通道 0。
O MAT0.0 TIMER0 的匹配输出通道 0。
3 I/O P0.23 通用双向数字端口。
5 I/O P0.24 通用双向数字端口。
9 I/O P0.25 通用双向数字端口。
11 I P0.27 AIN0 A/D 转换器输入 0。该模拟输入总是连接到 相应的引脚上。
I CAP0.1 TIMER0 的捕获输入通道 1。
O MAT0.1 TIMER0 的匹配输出通道 1。
13 I P0.28 AIN1 A/D 转换器输入 1。该模拟输入总是连接到 相应的引脚上。
I CAP0.2 TIMER0 的捕获输入通道 2。
O MAT0.2 TIMER0 的匹配输出通道 2。
14 I P0.29 AIN2 A/D 转换器输入 2。该模拟输入总是连接到 相应的引脚上。
I CAP0.3 TIMER0 的捕获输入通道 3。
O MAT0.3 TIMER0 的匹配输出通道 3。
15 I P0.30 AIN3 A/D 转换器输入 3。该模拟输入总是连接到 相应的引脚上。
I EINT3 外部中断 3 输入。
P0.17~P0.30
I CAP0.0 TIMER0 的捕获输入通道 0。
- - 119
48 O P1.20 TRACESYNC
跟踪同步。标准I/O 口带内部上拉。RESET 为低时，该引脚线上的低电平使 P1.25～
P1.16 复位后用作跟踪端口。
重点：RESET 为低时，P1.20 的低电平使 P1.25～P1.16 复位 后用作跟踪端口。
重点：RESET 为低时，P1.26 的低电平使 P1.31～P1.26 复位 后用作一个调试端口。
- - 120 接上表
引脚名称 LQFP64 引脚#
类
型 描述
VSSA_PLL 58 I PLL 模拟地：0V 电压参考点。它与 Vss 的电压相同，但为了降低噪声
和出错几率，两者应当隔离。
V18 17,49 I 1.8V 内核电源：内部电路的电源电压。
V18A 63 I 模拟 1.8V 内核电源：内部电路的电源电压。它与 V18的电压相同，但 为了降低噪声和出错几率，两者应当隔离。
V3
23,43,
51 I 3.3V 端口电源：I/O 口电源电压。
V3A 7 I 模拟 3.3V 端口电源：它与 V3的电压相同，但为了降低噪声和出错几 率，两者应当隔离。