MISO W-CDMA 高速下鏈基頻收發機之硬體電 路設計
4.7 MISO W-CDMA 收發機系統測試
在 MISO W-CDMA 系統中，吾人利用 USB 2.0 模組來傳輸影像或檔案資 料，搭配著 CCD 及本實驗室所開發之影像傳輸介面，透過 CCD 所擷取到的 影像，會分解成資料流，經由 DSP 將影像資料送入收發機中，其架構如圖 4.29。在影像傳輸介面上，並有計算收發影像錯誤率的功能，使吾人可得知，
不同的通道以及不同的天線數目，對本系統的影響程度為何。吾人做了以下 二種測試，第一種是在 NLOS 的通道影響下使用八根天線產生二組波束，其 錯誤率為1.86 10× −3（圖 4.30）；第三種是使用單根天線傳送，單根天線接收的 情形下，其錯誤率為 （圖 4.31）。由以上的測試結果可知，在不增加 接收機的複雜度前題下，使用智慧型天線的技術，可大幅度的提昇系統效能。
1.13 10× −2
MUXMUX
MUXMUX
RRCRRC
STBC &
spreading STBC &
spreading
RRCRRC t2
MUXMUX
MUXMUX
RRCRRC
STBC &
spreading STBC &
spreading
RRCRRC t2
RRCRRC
Time/Frequency
Estimation Space Time Block Decoder
&
RAKE Receiver Space Time
Block
FPGA MP3C Traffic
Despread Traffic Despread
DSP Finger search
Code tracking AFC Finger search Code tracking
AFC
Estimated Traffic Data
Estimated Traffic Data
RRCRRC
Time/Frequency
Estimation Space Time Block Decoder
&
RAKE Receiver Space Time
Block
FPGA MP3C Traffic
Despread Traffic Despread
DSP Finger search
Code tracking AFC Finger search Code tracking
AFC
Estimated Traffic Data
Estimated Traffic Data
圖 4.2 MISO W-CDMA 接收端之電路架構圖
圖 4.3 超取樣示意圖，超取樣率 4
Comparator Maximum
Selector Counter Duel Port RAM
Oversampling #1
Oversampling #2
Oversampling #3
Oversampling #4
DSP
frame start timing Matched
Comparator Maximum
Selector Counter Duel Port RAM
Oversampling #1
Oversampling #2
Oversampling #3
Oversampling #4
DSP
frame start timing
圖 4.4 碼擷取單元電路方塊圖
Maximum value of match filter output Maximum value of
match filter output
圖 4.5 匹配濾波器輸出之時序圖，圖中所圈點為匹配濾波器之最大
41 chips
Oversampling #1 correlation
Oversampling #2 correlation
Oversampling #3 correlation
Oversampling #4 correlation
Max. value
41 chips
Oversampling #1 correlation
Oversampling #2 correlation
Oversampling #3 correlation
Oversampling #4 correlation
Max. value
Oversampling #1 correlation Oversampling #1
correlation
Oversampling #2 correlation
Oversampling #3 correlation
Oversampling #4 correlation
Max. value
圖 4.7 匹配濾波器資料輸出示意圖，其為匹配濾波器最大值發生時 間點前後各二十碼片
Spreading Code Generator
( )2
∫ •
Loop
Filter Decision
⎟⎠
Spreading Code Generator
( )2
∫ ( )• 2
∫ •
Loop
Filter Decision
⎟⎠
Start
DSP read pilot channel
set k=0
Summation of time slot k of early pilot channel
Sk k=k+1
Sk> S’k?
No Yes
loop_filter = loopfilter + 1
Summation of time slot k of late pilot channel
S’k
loop_filter=
loopfilter - 1
k=15?
Loop_filter > Q+
Loop_filter < Q
-advance frame strobe 1/4 chip
delay frame strobe 1/4 chip
maintain frame strobe Yes
DSP read pilot channel
set k=0
Summation of time slot k of early pilot channel
Sk k=k+1
Sk> S’k?
No Yes
loop_filter = loopfilter + 1
Summation of time slot k of late pilot channel
S’k
loop_filter=
loopfilter - 1
k=15?
Loop_filter > Q+
Loop_filter < Q
-advance frame strobe 1/4 chip
delay frame strobe 1/4 chip
maintain frame strobe Yes
圖 4.11 DSP 讀入延遲特徵資料圖，使用 LOS 通道資料，一個延遲 路徑
圖 4.12 FPGA 各路徑訊框觸發訊號時序圖，FG1_MAIN_RST 與 FG2_MAIN_RST 表示兩條路徑之訊框起點
圖 4.13a Core Generator 所產生之正弦訊號圖，其頻率約為 40KHz
圖 4.13b Core Generator 所產生之餘弦訊號圖，其頻率約為 40KHz
Complex Conjugate Ts
DPCCH Frequency
Offset
Complex Conjugate Ts
DPCCH Frequency
Offset
CNT_TRIGER THETA_CNT
SIN LUT
COS LUT DSP freq_idx
freq_idx
clock = 15.36 MHz
SIN wave output
COS wave output
qin
CNT_TRIGER THETA_CNT
SIN LUT
COS LUT DSP freq_idx
freq_idx
clock = 15.36 MHz
SIN wave output
COS wave output
qin
圖 4.1 頻率補償器方塊圖
+
圖 4.17a I 通道引導符元輸出圖
圖 4.17b Ｑ通道引導符元輸出圖
RRCRRC
RRCRRC Frequency
R6 R5
R4 R3
R2 R1
R0
G0
G1 Input
R6 R5
R4 R3
R2 R1
R0
G0
G1 Input
圖 4.20 迴旋編碼器架構圖，編碼率為 1/2
圖 4.21 使用迴旋編碼器之效能模擬圖
00
S0= 000000
Decision: 1 Decision: 0 S0= 0 0 0 0 0 0
Decision: 1 Decision: 0 S0= 0 0 0 0 0 0
Compare Select
PM +BM[ 1, or +32]tk1 k i i
Add
PMit+1
Dit+1 PMkt2+BM[ 2, or +32]k i i
Compare Select
PM +BM[ 1, or +32]tk1 k i i
decode period merge period
圖 4.25 迴旋碼解碼器之回溯兩階段示意圖
1
2
37
0 64 128 2304 2368 2400
received symbol
38
…
…
1
2
37
0 64 128 2304 2368 2400
received symbol
38
…
…
圖 4.26 迴旋碼解碼器之回溯次數與時間關係圖
0 1 5
S128=A A "A
128
128 0 4
S127=DS A "A
127 128
127 128 0 3
Start traceback
0 1 5
S128=A A "A
128
128 0 4
S127=DS A "A
127 128
127 128 0 3
Start traceback
圖 4.27 迴旋碼解碼器之回溯流程圖，第 128 個符元開始第一次回 溯，其後每增加 64 個符元回溯一次
ACS 0 ACS 1 GeneratorBM
ACS 0 ACS 1
Traceback Block
PM Register PE0
PE15
…
Input Data
Decode Data
Decision Memory ACS 0
ACS 1 GeneratorBM
ACS 0 ACS 1
Traceback Block
PM Register PE0
PE15
…
Input Data
Decode Data
Decision Memory
圖 4.28 迴旋碼解碼器架構圖
PC1PC1
CCDCCD
CCD CCD Controller Controller USBUSB
Controller Controller DSPDSP
Controller
FPGAFPGA Processor
Processor DSPDSP Processor JTAGJTAG
Tx Tx/Rx/Rx 1
1 KbyteKbyte/Packet /Packet Initial Initial USB Parameter USB Parameter
Setting Setting Tx
Tx/Rx/Rx 1
1 KbyteKbyte/Packet/Packet
Captured Captured about 200
about 200 KbyteKbyte/Picture/Picture
Display Display
Aptix AptixSystemSystem
PC2PC2 PC1PC1
CCDCCD
CCD CCD Controller Controller USBUSB
Controller Controller
USBUSB Controller Controller DSPDSP
Controller Controller
DSPDSP Controller
FPGAFPGA Processor
Processor DSPDSP Processor JTAGJTAG
Tx Tx/Rx/Rx 1
1 KbyteKbyte/Packet /Packet Initial Initial USB Parameter USB Parameter
Setting Setting Tx
Tx/Rx/Rx 1
1 KbyteKbyte/Packet/Packet
Captured Captured about 200
about 200 KbyteKbyte/Picture/Picture
Display Display
Aptix AptixSystemSystem
PC2PC2
圖 4.29 CCD 影像傳輸架構圖
圖 4.30 使用八根傳送天線及波束形成器之動態影像傳輸圖，其BER 為 1.86x10-3
圖 4.31 使用單根傳送天線之動態影像傳輸圖，其BER為 1.13x10-２
表 4.1 各功能單元之 FPGA 使用率對照表
功能單元 FPGA Slice 使用數目 等效邏輯閘數目
碼擷取單元 5,015 188,253
碼追蹤單元 331 5,992
解展頻電路 4,584 910,717
頻率估計單元 220 4,484
空－時解碼器電路 960 1,932
迴旋碼解碼器電路 22,400 228,452
表 4.2 各功能單元之 DSP 讀取與運算時間對照表
功能單元 DSP 讀取資料時間 DSP 運算時間
路徑搜尋單元 91 us 30 us
碼追蹤單元 1,776 us 554 us
頻率控制單元 888 us 1,398 us
表 4.3 MISO W-CDMA 收發機系統環境參數表
W-CDMA 下鏈路系統系統參數定義
訊框大小 38400 38400
符元長度 2400 2400
傳送端 1 8
天線
數目 接收端 1 1
系統時脈 15.36MHz 15.36MHz
通道編碼 迴旋碼，編碼率為 1/2 迴旋碼，編碼率為 1/2
調變模式 QPSK QPSK
第五章 結論
以 W-CDMA 為核心技術之第三代無線通訊，已無法滿足未來多媒體通訊 之頻寬需求，因此下一世代之無線通訊研究與發展，將由第三代無線通訊為 基礎，結合了智慧型天線及高速下鏈封包交換之技術，有效地提升系統容量 與傳輸速率，以滿足未來多媒體傳輸之需求。
在本論文中，吾人利用 Aptix MP3C 快速雛型發展平台實現 MISO W-CDMA 收發機架構。在傳送端部分，其通道結構包含資料通道 DPDCH、
同步通道 SCH 及引導通道 DPCCH。資料通道從 DSP 端傳送，經由 FPGA 編 碼、交錯、空－時區塊編碼、展頻及波束形成器處理之資料；同步通道利用 了 64 碼片的 PN 碼，使用碼擷取單元估出粗略的訊框起始位置；引導通道則 在傳送用以碼追蹤及頻率同步之引導資料。而在接收端部分，首先用匹配濾 波器得到延遲特徵資料，由 DSP 分析各路徑起始點，接著碼追蹤迴路會在每 一個訊框時間追蹤一次路徑位置，且產生相對應的訊框觸發訊號，之後利用 此觸發訊號啟動解展頻電路，得到 DPDCH 與 DPCCH 之解展頻符元。DPCCH 的輸出符元即為通道估計的資料，先利用 DPCCH 中引導符元之相位變化估計 出頻率偏移量，並在 FPGA 補償回接收端以消除頻率偏移，之後啟動空－時 解碼器電路再由犁耙接收器合成不同路徑的資料符元輸出，通過解交錯及迴 旋解碼器之後，即為資料通道的估計值。
吾人所建立之MISO W-CDMA收發機，利用Aptix® System Explorer MP3C 快速雛型發展平台整合DSP、FPGA及USB模組，做為基頻訊號之處理單元。
由於DSP有著強大的運算能力，並使用C語言為開發工具，故吾人將核心演算 法置於DSP中，如碼擷取、路徑搜尋、碼追蹤與頻率估計等，減少以電路實現 演算法中複雜的數學函式，這樣一來，可以加速系統開發進度。而FPGA部分，
利用其高執行效率、低耗電量及可程式化之特性，實現功能單純及運算繁複 之電路，如時序同步電路、自動頻率控制電路、解展頻電路、空－時解碼電 路及迴旋解碼電路，並在硬體實現過程中，將電路予以模組化設計，可以根 據DSP運算後回傳之參數，進行同步、頻率補償等動作。此種電路整合架構提 供很大的自由度，以利於未來系統之擴充及縮短開發時程，並使用USB來傳 輸即時動態影像及檔案，更能夠增加系統之彈性及可適性。而在全系統設計 的考量下為了達到系統最佳化之設計，在FPGA及DSP實現之分配上則必須以 FPGA之電路面積及DSP之運算時間作適當的取捨，使用最小的FPGA電路面 積下達到所需的系統速度，以符合本系統設計的原則。
在未來的無線通訊系統中，將會整合各種不同之通訊規範，以同時服務 使用不同資料速率、頻寬及功率之用戶。為了達到上述目標，吾人引入軟體 無線電之設計概念，藉由參數及功能模組切換之特性，以提供更豐富之數位 資訊服務。因此，吾人所發展之 MISO W-CDMA 高速下鏈系統，若套用軟體 無線電之特點，將更有效地進行實體層與網路鏈結層之共同設計，如適應性 調 變 及 編 碼 (Adaptive Modulation and Coding, AMC) 及 混 合 重 送 機 制 (H-ARQ)，前者可對於不同的通道環境，給予不同的資料傳輸速率，後者則可 針對傳送錯誤進行更正或重傳。藉此整合，吾人所發展之系統，必能滿足未 來行動通訊不同的業務需求及 QoS (Quality of Service)的要求。