P-i-N 矽奈米線元件製程

3.4.1 第零層製作 (Zero-MASK)

進行第零層的製程目的在於，電子束直寫系統 stepper 可進行精確的 對準動作，使往後每道光罩的圖形位置，都能無偏差地在晶片上準 確曝光，因此此道製程在整體元件製作流程中，甚為重要。

圖 3 -1 以電子束直寫系統寫出對準記號。

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(2) 利用 Leica Weprint 200 e-beam stepper 進行第零層 Zero Mask Alignment 的曝光，接下來元件製程中的所有曝光程序，皆是以此 電子束微影系統所完成的。

(3) 曝光完成後將晶圓送至自動化光阻塗佈及顯影系統 (TRACK) 進 行顯影，為確保光罩圖形轉移至光阻上，我們將利用 In-line SEM 檢查顯影後圖形是否正確。

4. 確認光阻覆蓋之圖形正確無誤後，隨即進行蝕刻

(1) 以 TEL5000 針對 TEOS oxide、silicon 及 buried oxide 分別進行 乾蝕刻，蝕刻深度為 2000 Å 、700 Å 及 2000 Å 。

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(2) 以 TCP9400 蝕刻 substrate silicon 15,000 Å 。

(3) 完成蝕刻步驟後，利用 Ashing ozone 進行去光阻，由於此步驟尚 無法將光阻完全去除乾淨，因此須將晶圓浸泡於硫酸槽中進行濕 式反應去除光阻，以確保圖形上無光阻殘留。

(4) 去除完光阻後，以 in-line SEM 再次檢查圖形是否正確。

3.4.2 定義主動層之奈米線及電極 (MASK_01)

圖 3-2 定義矽奈米線與金屬電極。

1. 在 SOI 晶圓表面塗佈 NEB-22 負型阻劑，以不同電子束之能量在 silicon 上定義出線寬為 100 nm 的奈米線、及 120 x 120 μm 的金屬電極，如圖 3-2。

2. 以 TCP9400 蝕刻 silicon 700 Å 。

3. 由於奈米線為元件之主動層，因此奈米線結構為整體元件製程中最為關 鍵之步驟。利用線上電子顯微鏡(In-line SEM)進行奈米線線寬之確認，由 圖 3-3 定義奈米線圖形及奈米線線寬之 In-line SEM 圖。可得知單通道 矽奈米線線寬為 98 μm、而多通道矽奈米線之線寬則為 142 μm。由於我 們所設計的矽奈米線長度為 20 μm、而寬度僅為 100 奈米，因此在製作 此高長寬比之奈米線時，若電子束之曝光劑量與接續之蝕刻參數未搭配 得宜，易使奈米線於製程中斷裂。

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圖 3-3 定義奈米線圖形及奈米線線寬之 In-line SEM 圖。(左圖)為單通道奈米線 (右圖)為多通道奈米線。

3.4.3 形成 P-i-N 元件(MASK_02、03)

1. 將晶片以 RCA clean 之步驟清潔後，送進高溫常壓水平爐管(APCVD) 於主動層上進行乾氧化，成長 10 奈米的氧化矽(SiO2)，目的為保護奈米 線避免其直接裸露及做為接下來元件於離子佈值時的阻擋層，亦可減少 元件之漏電產生，如圖 3-4。

圖 3-4 成長 10 奈米氧化矽(SiO2)。

2. 利用電子束定義出奈米線上欲進行 p- 及 n-region 離子佈值的區域，p-type 區域：以 2 x 10¹⁵ cm^-2之劑量，摻雜硼(Boron)離子；n-type 區域：以

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2 x 10¹⁵ cm^-2劑量，摻雜磷(Phosphorous)離子，如圖 3-5。

圖 3-5 離子佈值成 n-type 及 p-typr 區域。

3. 為做為蝕刻最後一層 TEOS 薄膜之阻擋層，因此我們利用 LPCVD，溫 度約 780℃，沉積 10 奈米的氮化矽(silicon nitride, Si3N4)，此層薄膜亦 有阻擋水汽之功效，如圖 3-6 所示。

圖 3-6 沉積 10 奈米氮化矽(Si3N4)。

4. 利用快速熱退火( Rapid thermal anneal)，溫度為 1000℃，退火 10 秒鐘。

對矽進行快速升溫和短暫的退火時間，能夠修補於離子佈值時對晶格所 產生的缺陷、對佈值離子產生活化作用，並且利用快速高溫熱退火，能 盡可能降低佈值時離子的擴散。活化後濃度為 4 x 10²⁰ cm^-3。

3.4.4 定義接觸窗及沉積金屬電極(MASK_04、05)

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1. 利用 TRACK 塗佈正光阻後，以電子束直寫系統定義出 via 窗口，如圖 3-7 所示。

(1) 以 TEL5000 蝕刻 10 奈米氮化矽，再利用 BOE 濕蝕刻 10 奈米氧化 矽。

圖 3-7 定義出 Via window。

(2) 接 著 在 沉 積 金 屬 前 ， 為 避 免 原 生 氧 化 層 (native oxide) ， 使 用 DHF(diluted HF) 去 除 氧 化 層 後 馬 上 利 用 多層 金 屬 濺 鍍 系 統 (FSE Cluster PVD)鍍上 300 奈米的 Al/Si/Cu 金屬層。

2. 以 TRACK 塗佈負光阻，再以電子束定義出金屬電極的位置，把非電極 位置之金屬，以鋁蝕刻液進行蝕刻，示意圖如圖 3-8。

圖 3-8 沉積 300 奈米 Al/Si/Cu 金屬電極。

3.4.5 蝕刻電極及感測區域(MASK_06、07)

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1. 為避免元件受到之後待測液體之水汽影響，因此以電漿輔助化學氣相沈 積系統(Oxford PECVD)沉積 200nm 的 TEOS (Tetraethyl orthosilicate)氧 化層，如圖 3-9。

圖 3-9 沉積 200 奈米 TEOS 氧化層。

2. 分別以兩道光罩，並配合 RIE 蝕刻製程，將金屬電極上的 TEOS、及奈 米線上的 TEOS 全部蝕刻乾淨，裸露出工作電極及感測區之奈米線，如 圖 3-10。

圖 3-10 裸露之奈米線感測區域及金屬電極區。

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