行政院國家科學委員會補助專題研究計畫
□ 成 果 報 告
■期中進度報告
應用神經工程發展可植入式神經元介面之研究-
超低功率可植入式神經元訊號傳接器之研製(子計畫五)
計畫類別：□ 個別型計畫 ■ 整合型計畫
計畫編號： NSC93-2213-E-110-050
執行期間： 93 年 8 月 1 日 至 94 年 7 月 31 日
計畫主持人：王朝欽
共同主持人：陳家進
計畫參與人員： 李宗哲、吳承牧、方冠文、宋岡能
成果報告類型(依經費核定清單規定繳交)：■精簡報告 □完整報告
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
處理方式：除產學合作研究計畫、提升產業技術及人才培育研究計畫、
列管計畫及下列情形者外，得立即公開查詢
□涉及專利或其他智慧財產權，□一年□二年後可公開查詢
執行單位：國立中山大學電機工程學系
中 華 民 國 九十四 年 五 月 二十七 日
行政院國家科學委員會專題研究計畫期中報告
應用神經工程發展可植入式神經元介面之研究-
超低功率可植入式神經元訊號傳接器之研製(子計畫五)
計畫編號：NSC93-2213-E-110-050
執行期限：93 年 8 月 1 日至 94 年 7 月 31 日
主持人：王朝欽 執行機構及單位名稱：中山大學電機系
一、中文摘要 本子計畫為總計畫“應用神經工程發 展可植入式神經元介面之研究”之子計畫 五。本子計畫第二年所要進行的工作是改 善計畫第一年之植入式神經元訊號接收器 系統之功率以及植入式神經元訊號傳接器 之設計，包括： 1. 改進無線傳輸之神經元訊號接收器系 統 2. 制定傳輸器之無線傳輸之通訊協定 3. 製作神經元訊號傳接器系統單晶片 4. 設計 RS232 指令產生之電腦介面 其中神經元傳接器系統單晶片包含接 收器與傳輸器之部分模組，主要為一低雜 訊放大器(含前端放大器)，一連續逼近類比 數位轉換器，一 5 位元雙向電流式數位類 比轉換器與一數位控制電路。目的在於驗 證微電刺激、神經元訊號紀錄、與神經元 電阻值擷取之功能。 關鍵詞：神經元訊號傳接器、微電刺激、 神經元訊號紀錄、神經元電阻值擷取、低 雜訊放大器、連續逼近類比數位轉換器。 Abstract：This sub-project is the fifth sub-project of the top project, “Neural Engineering Approaches for Developing Implantable Neuron Interface”. This sub-project is aiming at improving the wireless receiver for implantable neuron interface and implement the wireless transceiver for implantable neuron interfaces, including：
1. Improve the wireless receiver for implantable neuron interface
2. Define the wireless transceiver protocol 3. Implement the implantable neuron
interface transceiver SOC (system-on chip)
4. Design a RS232 command generator in computer interface.
The implantable neuron interface transceiver SOC includes modules of the neuron signal receiver and transmitter, which is composed of a low-noise amplifier (LNA), a successive approximation analog to digital converter (SA-ADC), a 5-bit bidirectional current mode digital to analog converter, and a digital control circuit. This chip is to verify the function of micro-electrical stimulation, neuron signal recording, and neuron resistance measurement.
Keywords： transceiver for neuron interface, micro-electrical stimulation, neuron signal recorder, neuron resistor measurement, low-noise amplifier, SA-ADC.
二、前言與研究目的 在各種用於癱瘓病人復建的方法中， 功能性電刺激最早是被利用來治療中風患 者，後來才漸漸的被發現其優點而被推廣 至脊隨損傷的復健治療上。要使用功能性 電刺激的先決條件是，下運動單元 (low motor unit)功能必須完整，若下運動單元的 大部分功能依然保持完整，則可藉由控制 施加於肌肉的電流或電壓，來刺激功能尚 稱完好的神經肌肉系統，使得肌肉收縮， 以產生力量或適當的肢體動作，此為功能 性電刺激 Functional electrical stimulation (FES)之基本定義。 而在電刺激的另一方面，如果可以詳 實紀錄神經元上傳遞的訊號，就可以幫助 重建一些細微的動作；抑或在電刺激的同 時，可以將各末梢神經元接收刺激的情 況，或其在接收刺激之後的反應情形，忠 實的紀錄下來，勢必對 FES 研究有極為正 面的幫助。其次，可利用觀測結果經過必 要的判斷機制，及時監控刺激的效果及避 免發生危險，可收穩定系統之功效。 本子計畫主要對於皮質神經元母細胞 與脊髓運動神經元母細胞設計微電刺激之 控制與神經電生理訊號及生物電阻值之擷 取系統，供未來子計劃一、二與三進行實 驗。 三、文獻探討 植入式之神經相關的訊號刺激與擷取 在有國外許多相關的文獻，由於必須植入 生物體內，爲了避免晶片操作時的熱量造 成細胞損害，所以 Akin 等人以電流式電路 為主要方式來設計一無線傳輸之神經元訊 號紀錄器晶片[6]，包括其放大器與類比數 位轉換器，並且以被動式的驅動電路來傳 輸訊號至外界，以求降低功率。另外使用 大量二極體來實現內部的穩壓電路簡化電 路的設計複雜度並增加穩定性。而 Yu 等人 則以主動式電路來實現傳輸電路以驅動線 圈[7]，因此所有的電路可以包含在一個晶 片內部，並且以混合式電荷分布之連續逼 近來設計類比數位轉換器。此二種方式在 無線傳輸之通訊協定之指令方式都比較簡 單，故在應用上會受到限制。 四、研究方法與成果 4.1 系統架構與規劃 圖一為植入式神經元訊號傳接器系統 的功能方塊圖，包含由部分的基頻電路 (baseband circuit) 和 數 位 編 碼 單 元 (digital encoding unit) 整 合 而 成 的 數 位 控 制 電 路 (digital controller)、數位類比轉換器(D/A converter, DAC)、低雜訊放大器(LNA)和類 比數位轉換器(A/D converter, ADC)這四個 部 分 。 數 位 控 制 電 路 為 將 所 接 收 到 的 RS232 封包解碼，控制刺激的動作。DAC 為一雙向電流輸出的刺激系統，以輸入的 數位訊號來控制刺激電流大小。LNA 由多 級高、低通電路組合成的濾波器，可將神 經訊號頻帶以外的雜訊消除，並將其放大 到適當電壓準位供 ADC 解碼。ADC 採用 連續逼近(successive approximation)架構， 具有十位元的精確度足以完整呈現神經訊 號。 4.2 微電刺激 微電刺激操作如圖一所示，由基頻電 路接收外部訊號並控制 DAC 產生相對的 電流來刺激神經。此時 ADC 和 LNA 是關 閉狀態。
4.3 神經元訊號紀錄 如圖二所示，其擁有四個 channel 可以 量測四個不同電極上的神經元訊號，其中 因為神經元訊號的電壓範圍約在 10~100 uV 左右，為避免訊號太小無法通過多工 器，須先經由前端放大器(Pre-Amps)放大再 由多工器選擇並接到 LNA，最後再由 ADC 轉換為數位訊號。 4.3.1 低雜訊放大器 LNA 的基本架構圖如圖三所示，它大 略上可以分割成四級︰前端放大器、低通 濾波器、高通濾波器暨差動轉單端轉換電 路 (differential to single-ended converter ) 以及第二高通濾波器暨輸出級[1]。前端放 大器用於放大輸入的所有訊號，避免微弱 的神經訊號在多級傳輸間衰減太快。其由 多級高、低通電路組合成的濾波器，可將 神經訊號頻帶以外的雜訊消除。差動轉單 端轉換電路可將雙端電極輸入的差動訊號 轉為系統中類比-數位轉換器可轉換之單 端訊號，輸出級可用來調整輸出位準以及 輸出範圍，避免超出類比-數位轉換器之輸 入範圍。 第二級低通濾波放大器電路 為避免使用一般 RC 電路濾波器帶來 的低效能、高雜訊、大面積，我們使用了 低雜訊的 gm-C 濾波電路[2](見圖四)。其輸 入級(gm_0)提供了增益，使濾波器在通帶 (pass-band)可有 15 dB 的增益。兩個主要的 gm-C(gm_1 & gm_3)濾波級，提供兩個極 點同在 7 KHz，使通帶的邊緣斜率約為 40 dB/dec。gm_2 的功用在提高 Q 值，使轉折 點較為不圓滑，詳細電路分析請參考文獻 [2]。 第三級高通濾波放大器電路說明 第三級電路是建立在一個 Differential difference amplifier ( DDA，[3] )之上，DDA 有兩對輸入埠 (詳見圖五)，一對用來做為 這一級的差動輸入，另一對則是用作建立 兩個回授電路。經過分析可整理轉移函數 如下(當 D 趨近於無窮大時): β β s A As s A D D s H + ≅ + − = ) 1 ( 1 ) ( 由於希望的高通轉折( 3dB )點為 100Hz， RInt CInt將會有其中一個數值會很大，不適 合內建於晶片中，所以我們取用適當大小
的CInt用佈局實現，而將RInt用等效的MOS
通道電阻來實現。
4.3.2 連續逼近類比數位轉換器
本電路主要是用 charge-redistribution
successive approximation ADC架構[4]，如 圖六所示。以二分之一逼近的方式，連續 逼近並求得取樣的電壓值。
操 作 方 式 為 利 用 一 個 10-bit 的
successive approximation latch (sa_latch)來
控制 DAC(分為main_DAC和 sub_DAC；
前者解六個高位元，後者解四個低位元)， 藉由不同的開關訊號可以改變 DAC 的輸 出值並轉換成比較電壓值。此電壓值經過 比較器(comparator)比較後將結果輸入到控 制單元(CONTROL)，待經由適當運算後， 控制單元會改變 sa_latch 的輸出並執行第 二次的逼近運算。以上的操作每執行一次 可以得到一個位元的輸出，因此當執行十 次的操作後便可得到 10 位元的取樣結果 (d[9:0])，並同時拉高EOC訊號以表示運算 結束，之後控制單元內部會產生重置的訊 號並繼續取樣下一筆資料。預定的取樣範 圍為1.2 V~2.2 V，取樣頻率為87 KS/s。 4.4 神經元阻值量測 神經元阻值量測的操作為利用 DAC對 神經元做電流刺激同時利用 ADC 量測電 壓，如此便可經由 R=V/I 得到神經元的阻 值。圖七所示為神經元訊號紀錄和阻值量 測簡圖。當執行神經元訊號紀錄時開關切
到S1，MUX選擇Patch1，DAC關閉；而
選擇Patch2，DAC打開且LNA關閉。 4.5 傳接器之無線傳輸通訊協定 我們所使用的封包協定為電腦的序列 埠RS232傳輸時所使用的封包規格，其特 色為以 10 位元為一個單位封包，封包的 起始為’0’，結束為’1’，中間搭載8-bit的資 訊。另外，本電路可接受12種不同的RS232 Baud Rate。 圖八及圖九分別為傳送阻值量測與神 經元訊號紀錄這二種模式時的封包定義。 前面的三個封包Sync 1 ~ Sync 3為同步封 包，使植入在人體內的晶片能先辨識出時 脈訊號，接著才能將資料正確解讀。在三 個同步封包之後，緊連著是資料封包，Data 1及Data 2記載進行電流性刺激的各種模 式，Data 3 則為阻抗量測及神經訊號紀錄 的模式選擇(由function欄位決定，列在圖 十一。) 在神經元訊號經過LNA及ADC的處 理之後，我們必須要將偵測到的資料利用 傳出，傳出的封包如圖十所示，func 表示 現在所在進行的為阻抗量測或神經訊號量 測 ；address 表 示 所 進 行 量 測 的 神 經
Channel；AD9 ~ AD0則為ADC所量到的
10-bit訊號。 4.6 神經元訊號傳接器晶片佈局與模擬 圖十二為神經元訊號傳接器之晶片佈 局圖，此晶片使用TSMC 0.35 um製程設 計，並且使用 HSPICE 做模擬。表一和表 二分別為 LNA 與 SA-ADC 之預計規格 表，表三則為此神經元訊號傳接器之預計 規格表。 4.7 改進之神經元訊號接收器晶片及其 量測結果 神經元訊號接收器之詳細電路，在第 一年計畫中已有說明，在此不做贅述。主 要將系統時脈的操作頻率由5 MHz降至2 MHz，所以在數位控制電路中的時脈回復 電路必須加以修改。另外，穩壓器也改為 使用一外掛電容的方式來簡化設計及降低 功率消耗，此外掛電容預計採用SMD電容 以減少系統面積。 圖十三為神經元訊號接收器晶片之晶 片照相圖。由圖十四到圖十八之量測結 果，可以看出各個子電路的功能皆工作正 常。 4.8 RS232 指令產生之電腦介面 爲了未來可以很方便地操作系統，我 們設計了一個使用選項方式產生所需要各 種控制指令之電腦程式，圖十九所示為其 介面與量測結果。 五、計畫成果自評 就本年度之計畫目標，所完成的有以下項 目： 1. 制定無線傳輸之超低功率神經元 傳接器系統 : 已完成整體系統規 劃與相關之通訊協定。 2. 完成RS232指令產生之電腦介面。 3. 製作可植入式之神經元傳接器系 統單晶片: (a)已完成改進之神經元訊號接收 器之前瞻性晶片(編號:D35-94A-04)， 晶片量測結果成功。 (b)已完成低雜訊放大器之前瞻性 晶片(編號: D35-94A-03)。 (c)已完成連續逼近類比數位轉換 器 之 教 育 性 晶 片 ( 編 號 : D35-94A-59e)。 (d)已完成包含低雜訊放大器，類比 數位轉換器，數位類比轉換器與數位 控制電路之混合訊號模組之前瞻性晶 片(編號為D35-94B-04a)。 已投稿與發表之論文
C.-C. Wang, Y.-H. Hsueh, Y.-T. Hsiao, and U. F. Chio, “Design of a Wireless Transceiver for Implantable Neural
Interface,” in Proc. 2003 Inter. Symp. on Communications, pp. 69, CD-ROM version, Dec. 2003.
C.-C. Wang, Y.-H. Hsueh, U. F. Chio, and Y.-T. Hsiao, “A C-less ASK demodulator for Implantable Neural Interfacing Chips,” in Proc. of the 2004 IEEE Inter. Symp. on Circuits and Systems, vol. 4, pp. 57-60, May 2004.
C.-C. Wang, T.-J. Lee, Y.-H. Hsueh, Y.-T. Hsiao, and U. F. Chio, “Design of a Wireless Transceiver for Implantable Neural Interface,” Inter. J. of Electrical Engineering (IJEE2004), vol. 11, no. 4, pp. 355-360, 2004.
C.-C. Wang, T.-J. Lee, Y.-T. Hsiao, U. F. Chio, Chi-Chun Huang and Y.-H. Hsueh, “A Multi-parameter Implantable Micro-stimulator SOC,”
(submitted to IEEE TVLSI, No.
TVLSI-00064-2005.)
C.-C. Wang, Y.-H. Hsueh, Y.-T. Hsiao, U. F. Chio, Chi-Chun Huang and Pai-Li Liu, “An Implantable Neural Interface Micro-stimulator Chip with External Controllability,” in Proc. of 2004 IEEE Asia-Pacific Conf. on Advanced System Integrated Circuits, pp. 356-359, Aug. 2004.
C.-C. Wang, and Chi-Chun Huang, “A 38-dB Stopband Attenuation and 120-dB CMRR Small-area LNA for Neural Signal Sensing and Recording,”
Inter. Conf. on Systems and Signals, pp. 137, CD-ROM version, H-III, Apr. 2005.
由上述各項可顯示我們已達成本年度
之計畫目標。 參考文獻
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Barniol, “ A low noise CMOS
amplifier for ENG signals”, in Proc. of The 2004 IEEE Inter. Sym. on Circuits and Systems, vol. 4, pp. 21-24, May 2004.
[3] S.R .Zarabadi, F. Larsen, M. Ismail, “A reconfigurable op-amp/DDA CMOS amplifier architecture, ”IEEE Trans. on Circuits and Systems I: Fundamental Theory and Applications, vol. 39, no. 6, pp. 484-487, June 1992.
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[5] B. Razavi, Design of analog CMOS integrated circuits, NEW YORK : McGraw-Hill, 2001.
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Transition Band Rate 40 dB/dec
表二 SA-ADC預計規格表 Resolution 10 bits Technology TSMC 0.35 INL / DNL < 2 LSB / < 0.5 LSB Power Supply 3.3 V Conversion Rate 87 KS/s Power consumption < 5.49 mW Area 0.17 mm2 表三 神經元訊號傳輸器晶片預計規格表 Technology CMOS 0.35 µm
Active chip area 1.486×2.942 mm2
Number of channels 4
Programming data rate 10 Kbits/s
Stimulation frequency 20-10 KHz
Duration of stimulation
100~2000 µS
Output current range 0-1.8 mA
Continuous mode Yes
Functions Stimulation/
R-measurement/ neural signal
圖示 receiver coil PC RS232 transmitter coil Skin external
control module internal device
rectifier step-down circuit on-chip power regulator Baseband circuit voltage divider ASK demodulator
power recovery circuit
SOC chip Nerve cuff electrode Nerve class E transmitter Nerve cuff electrode low-noise amplifier A/D converter LSK modulator digital encoding unit neural signal Transmit coil LSK demodulator RS232 Stimulation D/A converter 圖一 植入式神經元訊號傳接器系統圖 LNA ADC Switches CH1 CH2 CH3 CH4 CH1~CH4 start start electrode Pre-Amps 圖二 神經元訊號紀錄架構圖 Fully Deferential Preamplifier Second-order low-pass filter Vin+ Vin-Current mirror Bandgap I-reference I-ref High-pass filter & output stage High-pass filter & D to S conv. Vout I_bias1 I_bias2 V-bias circuit V-ref2 V_bias2 V-ref1 V_bias1 圖三 LNA基本架構圖
V_in+ V_in-I_bias2 V_b gm_0 gm_1 gm_2 gm_3 LPF+ LPF-圖四 第二級低通濾波放大器之詳細電路圖 圖五 第三及高通濾波放大器之電路圖 comparator CONTROL sa_latch main_DAC sub_DAC dac_out start cs sclk EOC d[9:0] s[9:0] vin vrefp vrefn 10 10 圖六 SA-ADC整體架構圖 D/A A/D S1 S2 LNA Patch2 Patch1 NERVE MUX 圖七 神經元訊號紀錄和阻值量測簡圖
圖八 阻值量測模式之封包格式
圖九 神經元訊號紀錄模式之封包格式
圖十 傳出資料之封包格式
2.942 mm
1.
4
8
6
m
m
2.132 mm
0.
66
6
mm
Di g it a l co nt ro ll er ADC DAC LNA preamplifier 圖十二 神經元訊號傳接器之晶片佈局圖 圖十三 改進之神經元訊號接收器 之晶片照相圖 RS232 Data Recovered Clock 2 MHz Clock Reset_ 圖十四 復原之同步時脈訊號量測結果 Modulated Signal Vmax = 2.83 V Demodulated Signal = 0.02V 圖十五 ASK解調變電路量測結果 (輸入調變訊號小於2.83Ｖ則輸出為0) Vmax = 3.17 V Demodulated Signal = 3.30V Modulated Signal 圖十六 ASK解調變電路量測結果 (輸入調變訊號大於3.17Ｖ則輸出為1)Current Stimulation
Recovered Clock
VPP = 1.732 V(at 1K Ohm Resistor)
圖十七 雙向電流刺激之量測結果
(最大刺激電流為1.732 mA)
DAC Measurement Result
0 0.5 1 1.5 2 0 5 10 15 20 25 30 Magnitude Current
(mA) DAC Measurement Result
Current (mA) Magnitude 圖十八 DAC輸出刺激電流 之靜態量測結果統計圖 圖十九 RS232指令產生之電腦介面 與量測結果
