行政院國家科學委員會專題研究計畫成果報告
極大型積體電路之深次微米元件分析及模擬的研究
Char acter ization and Modeling Techniques of
Deep-Submicr ometer Devices for ULSI Cir cuits(三)
計畫編號：NSC 90-2215-E009-114
執行期限：90 年 8 月 1 日至 91 年 7 月 31 日
主持人：吳慶源 交大電工系
一、中文摘要 本研究針對未來極大型(ULSI)積體電 路所需之重要元件的設計問題進行前瞻性 的研究，其中包括元件縮小的準則、可靠 性問題、元件結構最佳化、元件模擬及模 式的建立、參數粹取的方法等。探討的元 件包括本體式金氧半場效電晶體、快閃記 憶元件、矽／二氧化矽絕緣場效電晶體 等。另外，本研究亦針對新的記憶體細胞 元結構及電路作前瞻性及突破性的研究， 其中包括快閃記憶體、動態隨機存取記憶 體及靜態隨意存取記憶體。 關鍵詞：（關鍵詞：極大型積體電路、 深次微米元件、設計、分析、可靠性、模 擬） 二、英文摘要This research project is proposed for the advanced studies on future ULSI devices, including device scaling rules, reliability problems, device structure optimization, device simulation and modeling, parameter extraction. The advanced devices under studies include bulk MOSFETs, SOI/MOSFET and Flash EEPROM. In additon, new memory cell structure and circuit for Flash memory,DARM and SRAM will be studied.
Keywor ds: ULSI、Deep-Submicrometer
devices, Design, Characterization, Reliability, Modeling） 二、計畫的緣由與目的 動態存取記憶體為代表。英代爾的中央處 理 系 統 以 0.13 微 米 5 層 金 屬 技 術 量 產 Pentium Ⅳ;動態存取記憶也以0.15微米技 術量產,預計2002年上述兩種技術指標將 進入0.13微米的技術領域。本計畫針對國 際深次微米所呈現的問題：元件的模擬與 最佳化進行深入的研究。此計畫不但研發 前瞻性的積體電路元件及電路，同時亦培 育高階的半導體人才，供國內業界羅致。 三、研究成果 （一）本體式CMOS 元件的模擬、分析及模 式 （a）完成二維逆向短通道效應（Reverse Short-Channel Effect; RSCE）解析 模式，並與實驗數據比較，準確性良 好，如圖一(a)所示。 （b）完成含蓋逆向短通道效應的新臨界 電壓的解析模式，並與實驗 數據 比較，準確性良好，如圖一(b)所示。 (c) 發展新的Charge-Pumping計測技術， 以 分 析 元 件 之 interface-traps 及 oxide-charge分佈，如圖一(c)及圖一 (d)所示。 （二）Flash EEPROM元件的模擬、設計及 分析 （a）完成P通道結構之Band-to-Band Tunneling作為Flash Memory細胞之 programming 的可行性，如圖二(a)
2 (b)完成Band-to-Band Tunneling 與源/ 洩 雜 質 分 佈 之 關 連 性 ， 並 找 出 Band-to-Band Tunneling 與洩極電壓 之依賴性的機制，如圖二(b)所示。 （c）應用新的Charge-Pumping技術，分 析完成Band-to-Band Tunneling所 產生的 Interface Traps 及 oxide-charge分佈，如圖二(c)所示。 （三）SOI/MOSFET電晶體模擬、分析及模 式建立 （a）發展完成新的SOI/MOSFET之臨界電壓 模式，並與二維數值分析的結果作比 較，準確性良好，如圖三(a)所示。 (b)發展完成SOI/MOSFET之Kink effect的I-V模型，並進行與實驗結果 比較，如圖三(b)所示。 (c) 發 展 完 成 SOI/MOSFET 之 散 熱 問 題 對 I-V特性的影響，如圖三(c)所示。 （四）新記憶體細胞元的研究及SRAM電路 設計 (a)利用SOI/MOSFET結構之Kink effect, 完成SOI結構之1T 記憶細胞元及陣列 的結構，並研究讀與寫可行性，如圖 四(a)、圖四 (b)及圖四(c)所示。 (b)完成新式電流模式讀寫６T SRAM 之 感測放大器電路及128K*8 SRAM的設計 （0.35μm），如圖五(a)、圖五(b)圖四 (c)及圖五(d)所示。 四、結論與討論 本研究在國科會的支持下已有不少的 初步研究成果呈現，延續的研究均會呈現 重要應用的價值。
