基地台所需之高崩潰電壓異質介面電晶體研究(II)

行政院國家科學委員會專題研究計畫 成果報告

基地台所需之高崩潰電壓異質介面電晶體研究(2/2)

計畫類別： 個別型計畫 計畫編號： NSC93-2215-E-009-025- 執行期間： 93 年 08 月 01 日至 94 年 09 月 30 日 執行單位： 國立交通大學電子工程學系暨電子研究所 計畫主持人： 李建平 計畫參與人員： 廖志豪、李建騏、陳力輔 報告類型： 完整報告 處理方式： 本計畫可公開查詢

中 華 民 國 94 年 11 月 18 日

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行政院國家科學委員會專題研究計畫成果報告

基地台所需之高崩潰電壓異質介面電晶體研究(2/2)

High breakdown voltage HBTs for base station applications

計畫編號：NSC 93-2215-E-009-025

執行期限：93 年 8 月 1 日至 94 年 7 月 31 日

主持人：李建平教授 國立交通大學電子工程學系

計畫參與人員：廖志豪、李建騏、陳力輔 國立交通大學電子工程學系

一、中文摘要 本研究中，針對氮化鎵異質結構場效電晶體之結構特性，探討利用感應耦合電漿蝕 刻改變閘極位置，以達成臨界電壓調整及改善元件特性之目的。蝕刻時，考慮之方向分 兩部分，首先是為避免過度蝕刻導致主動區被挖穿，故蝕刻速率不可過快。其次是避免 閘極在蝕刻中受到過多損傷導致特性衰減。 實驗中採用兩種不同掘入蝕刻（recess etch）條件，分別是純氯（Cl2）蝕刻與氯氬 (Cl2/Ar)蝕刻，分別將閘極掘入(gate recess)50Å 與 80Å 處，臨界電壓由-7V 調整至-6V 及-4V，掘入蝕刻後分析元件特性之衰減主要受到 surface trap 及 etch damage 所導致，利用 passivation 消除 surface trap 並量測 current collapse 驗證後，可分別評估 surface trap 與 etch damage 對元件特性所造成之影響。

實驗中使用 undoped Al0.3Ga0.7N /GaN HFET 閘極長度 1μm 閘極寬度 50μm 之元 件作為比較基準，量測未加上閘極前之 Vds-Id 分佈判斷掘入蝕刻程度，並在元件完成後 量測 C-V 來判斷蝕刻深度，量測元件之各項直流特性與高頻特性，並相互比較以評估掘 入蝕刻所造成之影響。未經蝕刻之原始試片臨界電壓-7V，室溫下之最大通道電流高達 37mA，單位閘極寬度之電流密度達到 740mA/mm，最大外部轉導 117mS/mm，元件之 崩潰電壓大於 100V 扣除 Pad 寄生效應後之 ft 與 fmax 分別達 7.5GHz 與 13GHz。 相同尺寸之元件經過掘入蝕刻並 passivation 後，臨界電壓縮小至-4V，室溫下最高 通道電流 20.55mA，單位閘極寬度之電流密度達到 411mA/mm，最大外部轉導為 112 mS/mm，崩潰電壓為 61V。在高頻特性上扣除 Pad 寄生效應後的 ft 達到 9GHz，fmax 達 到 12.5GHz。

因此可明白，除了崩潰電壓亦會因 passivation 下降外，etch damage 所造成之特性 影響主要是外部轉導、通道電流及崩潰電壓。

關鍵詞：氮化鎵、調變摻雜、掘入蝕刻、崩潰電壓、高頻

Abstract

In this study, we focus on structure characteristics of GaN heterostructure FET

Gate recess can change gate position to modify threshold voltage and to optimize device performance. During recess etching, two things are concerned. One is to avoid active layer being over etched. And therefore the etching rate can not be too fast. The other is to avoid gate being over damaged, which causes degradation of device characteristics.

In this experiment, we use two different recess etching recipes. One is pure Cl2, which induces gate recess to reach 50Åand threshold voltage to change from -7V to -6V;the other is CL2/Ar, which induces gate recess to reach 80Å and threshold voltage to change from -7V to -4V.After recess etching, we found that the degradation of device characteristics is mainly

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caused by surface trap and etching damage. Therefore, by removing surface trap with passivation, and measuring current collapse, the influences of surface trap and etch damage on device characteristics can be evaluated respectively.

In this experiment, we use undoped Al0.3Ga0.7N/GaN HFET with gate length 1 µm and gate width 50µm as the basis. Vds-Id curves of the device are measured to determine recess etching degree. After the device is completed, C-V curves are measured to determine depth of etching. We measure DC characteristics and RF performance of the device to evaluate the influence of recess etching. Threshold voltage of no recess sample is -7V, maximum channel current is 37mA under room temperature, current density of unit gate width is 740mA/mm, maximum extrinsic transconductance is 117 mS/mm. breakdown voltage > 100V. After deembedding, ft is 7.5GHz and fmax is 13GHz.

Recess sample after passivation, Threshold voltage of no recess sample is -4V, maximum channel current is 20.55mA under room temperature, current density of unit gate width is 411mA/mm, maximum extrinsic transconductance is 112 mS/mm. breakdown voltage is 61V. After deembedding, ft is 9GHz and fmax is 12.5GHz.

Therefore, etch damage influences extrinsic transconductance, channel current, and breakdown voltage of its characteristics, however, breakdown voltage also reduces due to passivation.

Keywords: GaN HFET, modulation-doped, recess etch, breakdown voltage, RF

1 試片結構

元件結構如圖 1 所示，AlXGa1-XN Undoped，這也是一般異質結構電晶體常見的 結構，由下而上結構為：Sapphire 基版、緩衝層、3 um undoped 氮化鎵及 35 nm AlGaN，載子濃度為 1.09x1013 cm-2 ，電子遷移率為 1470 cm2 /V-s 。 i-AlGaN 35 nm i-GaN 3 µm Buffer layer Sapphire

圖 2 為TLM量測歐姆接觸電阻(ohmic contact resistor)，歐姆接觸電阻約為 0.447 Ω-mm，特性接觸電阻（specific contact resistance）為 4.056x10-6

Ω-cm2 顯示我們製程使用的表面處理步驟，即使在表面是Undoped AlGaN的結構下，還能 得到不錯的歐姆接觸電阻。 0 5 10 15 20 25 30 35 40 45 0 20 40 60 80 100 120 140 160 180 Rc=0.447 ohm-mm loc=4.056E-6 ohm-cm2 T o tal resi sta n ce (ohm ) Spacing (um)

圖 2 TLM 歐姆接觸電阻

2 閘極掘入蝕刻

2.1 蝕刻條件 實驗中所採用之蝕刻條件如表 1 所示，蝕刻過程中藉量測汲極與源極間之 電壓對電流關係判斷是否已達設定之目標深度，圖 3 為使用Cl2蝕刻之條件所量 得電壓對電流關係圖，最大電流由未蝕刻前之 82 mA在掘入蝕刻後降至 76 mA， 電流降低幅度約為 6mA，圖 4 為使用Cl2/Ar蝕刻時所量得之電壓對電流關係圖， 最大電流由未蝕刻前之 76 mA經第一次掘入蝕刻後降至 68 mA，第二次蝕刻後 電流再降至 59 mA，總電流降低幅度約為 17 mA。 2.2 C-V 量測 3

利用Ｃ-Ｖ量測可清楚看出實際蝕刻之深度，圖 6 為未經掘入蝕刻之試片 量得之載子分佈圖，二維電子氣peak位置位於表面以下 35nm處，圖 7 為經Cl2偏 壓 5 瓦蝕刻後量得之載子分佈圖，二維電子氣peak位置在表面以下約 30nm處， 可以此判斷經Cl2偏壓 5W蝕刻 60 秒後蝕刻深度約為 50Å，故其蝕刻速率約為 50Å/min。圖 8 為經Cl2/Ar偏壓 10 瓦蝕刻 15 秒兩次後量得之載子分佈圖，二維 電子氣peak位置在表面以下約 27nm處，可以此判斷經Cl2/Ar偏壓 10W蝕刻共 30 秒後蝕刻深度約為 80Å，故其蝕刻速率約為 160Å/min。 2.3 討論 將Cl2蝕刻與Cl2/Ar蝕刻所量得之電壓電流關係圖整理後可得圖 5，可觀察 到Cl2蝕刻電流降低幅度在第二次 20 秒蝕刻及第三次 20 秒蝕刻時均遠小於第一 次蝕刻，而Cl2/Ar蝕刻則無此問題，由圖 2-4 之蝕刻機制可解釋此一差異，電 漿蝕刻時完整之程序為首先離子（ion）受偏壓加速後撞擊基材表面，破壞原 子鍵結後自由基（radical）與表面原子進行反應後，經下一個離子轟擊基材 表面時被打離表面，然後被真空系統抽出，整個蝕刻過程中離子之功能有二： (1) 利用離子轟擊破壞原子間之鍵結 (2) 清除蝕刻過程中之產生物 所以Cl2蝕刻時因無氬離子(Ar+)協助清除蝕刻過程中之產生物，導致往下掘入 一段距離後即因產生物之阻擋而影響蝕刻速率，Cl2/Ar蝕刻因有Ar+離子之參與 故無此問題可順利向下蝕刻。 由式 2-1 知臨界電壓與內件電位之和應與 2DEG 深度平方成正比，如 1 式 所示，將實驗所得之通道深度與臨界電壓整理做圖後得圖 9，大致符合理論描 述之趨勢。 2 ) (Vt+Vbi ∝W 　(1) Cl2 flow (sccm) 50 50 4

Ar flow (sccm) 0 20 ICP power (W) 300 300 Bias power (W) 5 10 Pressure (Pa) 2 2 Time (sec) 60 15x2 Etch rate (Å/min) ~50 ~160 Total current drop (mA) ~6mA ~17mA

表 1 ICP 蝕刻參數表

圖 3 Cl

2

5w 60sec I-V profile

0 5 10 15 0.00 0.02 0.04 0.06 0.08

∆I~6mA

I (A) V (Volt) Initial etch 60s 5 0.07 0.08

圖 4 Cl

2

/Ar 10w 15sec X2 I-V profile

圖 5 不同蝕刻條件下，蝕刻時間對電流關係圖

0 10 20 30 40 50 60 -0.020 -0.015 -0.010 -0.005 0.000 ∆ I ( A ) Time (s) Cl₂ 5w Cl₂/Ar 10w 6 1E21 1E22 i-GaN i-AlGaN )

圖 6 未經掘入蝕刻之試片量得之載子分佈圖　

圖 7 Cl

2

5w 60sec蝕刻後量得之載子分佈圖

7 0 10 20 30 40 50 1E17 1E18 1E19 1E20 1E21 1E22 i-GaN i-AlGaN

carrier concentration (cm

-3

)

depth(nm)

1E21 1E22 i-GaN i-AlGaN m -3 )

圖 8 Cl

2

/Ar 10w 30sec 蝕刻後量得之載子分佈圖

0 400 800 1200 1600 2000 0 2 4 6 8 10 Vt+Vb i W2

圖 9 臨界電壓對通道深度之關係

3 掘入蝕刻損傷評估（recess etch damage evaluation）

9

Gate

Damage evaluation of a recessed-gate

FET

Passivation

圖 10 掘入蝕刻所產生損傷及因應

由圖 10 可看出會影響元件特性主要原因有兩項，一是surface trap，另 一則為etch damage，本節藉比較no recess sample、Cl2 recessed sample與

Cl2/Ar recessed sample之元件特性來評估掘入蝕刻對元件之影響。

實驗中no recess sample與Cl2 recessed sample主要量測元件為one

finger閘極長度 1μm，閘極寬度 50μm高頻元件，Cl2/Ar recessed sample使

用two finger 閘極長度 1μm，閘極寬度 25μm高頻元件。

3.1 Device I-V

圖 11、圖 12 及圖 13 分別為no recess sample、Cl2 recessed sample及

Cl2/Ar recessed sample之外部轉導（transconductance，Gm）與臨界電壓

（threshold voltage,Vth）關係圖，掘入蝕刻前之臨界電壓為-7V，經Cl2偏壓

5W蝕刻 60 秒後，臨界電壓降至-6V。另外，經Cl2/Ar 偏壓 10W 蝕刻 30 秒後臨

界電壓降至-4V，顯現利用Cl2/Ar 偏壓 10W 掘入蝕刻可大幅度且有效的調整臨

界電壓。而在外部轉導方面，no recess sample 之最大外部轉導達 117.8 mS/mm，Cl2 recessed sample之最大外部轉導下降至 89.6 mS/mm，Cl2/Ar

recessed sample之最大外部轉導下降至 105 mS/mm可發現外部轉導有因蝕刻而 衰減之現象。

圖 14、圖 15 及圖 16 分別為no recess sample、Cl2 recessed sample及

Cl2/Ar recessed sample之family curve，比較後可看出no recess sample漏

電流較大，這是因為由於晶片成長較不均勻致使元件截止後電流仍會由緩衝層 漏出，與蝕刻無關。另外no recess sample 在VGS＝1V時之最大電流為 37mA， Cl2

10

recessed sample在VGS＝1V時之最大電流為 36.2mA ，Cl2/Ar recessed sample

在VGS＝1V時之最大電流為 22.55mA電流下降的主因為閘極偏壓對電流之比率也 就是外部轉導在閘極掘入蝕刻後衰減所致。 3.2 蕭特基(schottky)IV 圖 17 為順向偏壓蕭特基接面特性圖，可看出掘入蝕刻後蕭特基接面之導 通電壓並沒有變化，但因蝕刻損傷(Etch damage)之影響導致導通阻值隨掘入 蝕刻程度上升。

圖 18 為逆向偏壓蕭特基接面漏電流，no recess sample在逆向偏壓 30V 時漏電流約為 10-6

A，Cl2 recessed sample在逆向偏壓 30V時漏電流約為

4X10-6

A，Cl2/Ar recessed sample在逆向偏壓 30V時漏電流約為 3X10-7A，由此

分佈並沒有觀察到蕭特基逆向偏壓漏電流與蝕刻之關連性。

圖 19、圖 20 與圖 21 指出各試片之逆向偏壓蕭特基接面崩潰電壓（Vbk）， 由圖 18 no recess sample之逆向偏壓蕭特基接面，在超出量測儀器HP4145 之 量測範圍前並無觀察到崩潰現象之發生故其崩潰電壓Vbk>100V。經過掘入蝕刻 後，由圖 19 觀察到Cl2 recessed sample之Vbk＝85V，由圖 20 觀察到Cl2/Ar

recessed sample之Vbk=68V顯示崩潰電壓隨著掘入蝕刻所造成之Etch damage 增加而遞減。

3.3 current collapse

首先以圖 22 說明current collapse 之定義，collapse factor意指相同 Vgs偏壓之下，較低之Vds偏壓時之Idmax與高Vds偏壓時Idmax間之差異電流。

圖 22、圖 23 及圖 24 為各試片量測current collapse之結果，由圖 22 觀 察可發現即使是no recess sample也有current collapse之現象，顯示原始晶 片表面即存在surface traps，由蝕刻過程導致的surface traps 問題可經由 圖 23 與圖 24 的觀察得到驗證，隨著掘入蝕刻的深度增加current collapse也 愈加嚴重。

3.4 討論

掘入蝕刻後雖然試片之臨界電壓如預期般改變，但元件之各項特性也受到 影響，主要是來自兩項因素，surface trap與etch damage。

外部轉導由原本的no recess sample 的 117.8mS/mm衰減至Cl2/Ar

recessed sample的 105 mS/mm 及Cl2 recessed sample的 89.6 mS/mm，對於蝕

刻所導致之外部轉導衰減主要有兩個原因，一是鄰近閘極的晶片受蝕刻所致之 surface trap導致載子濃度下降。如前所述，可經由鈍化（Passivation）來 改善，另一原因則是位於閘極金屬下之蝕刻損傷，這部分之影響可經由退火 （anneal）來改善[2] ，外部轉導之衰減連帶使得最大輸出電流減少。 而在蕭特基接面特性方面，雖然順向偏壓導通點（VF）均為 1.3V且逆向偏 壓漏電流方面看不出掘入蝕刻所造成的影響，但在崩潰電壓方面經過掘入蝕刻 所造成之損傷確實造成崩潰電壓的下降，由Vbk>100V經掘入蝕刻後隨著蝕刻程 度的增加下降至 68V。

在 current collapse 方面 原始晶片表面即存在 surface trap 之問題， 但在經過掘入蝕刻之後 surface trap 之影響更加明顯，不過 surface trap 之影響可望在經過鈍化處理後獲得解決，因為 current collapse 是因為 surface trap 所引發，所以可用 current collapse 之程度來判斷 surface trap 是否已消除。 0 11 100 120 14 m ) 25 30 35 40

圖 11 no recess sample 之 Id-Vgs 圖與外部轉導

圖 12 Cl

2

recessed sample之Id-Vgs圖與外部轉導

12 -8 -6 -4 -2 0 2 0 20 40 60 80 100 120 140 Id (m A) Gm (ms/mm) Vg (V) Gm max=89.6 (ms/mm) C2 1x50 Vds=4V 0 5 10 15 20 25 30 35 40 80 100 120 140 s /mm) Gm max=105 (ms/mm) A3 2x1x25 Vds=6V 20 25 30 35 40

圖 13 Cl

2

/Ar recessed sample之Id-Vgs圖與外部轉導

40 35 30

10

圖 14 no recess sample family curve

13 0 5 10 15 20 0 5 15 20 25 45 Id (mA) Vds (V) Top Vgs=1V,step=-1V Id_max=37mA 25 30 35 40 45 A ) Top Vgs=2V,step=-1V Id_max,1V=36.2mA

圖 15 Cl

2

5w 60sec recessed sample family curve

30 25 20 15 10

圖 16 Cl

2

/Ar 10w 30sec recessed sample family curve

14 0 5 10 15 20 0 5 35 40 45 Id ( m A ) Vds (V) Vg,top=2V step=-1V Id_max,1V=22.7V 0.004 0.006 0.008 0.010 Ig ( A ) no recess Cl2 5w Cl2/Ar 10w

圖 17 順偏蕭特基接面特性

1E-3 1E-4 1E-5 -30 -25 -20 -15 -10 -5 0 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6

圖 18 逆偏蕭特基漏電流特性

15 Ig (A) Vg (Volt) no recess Cl₂ 5w Cl₂/Ar 10w 0.01 0.1 10 100 1 (u A) log sca le

圖 19 no recess sample 逆向偏壓蕭特基接面崩潰電壓

-100 -95 -90 -85 -80 -75 -70 -65 -60 0 500 1000 1500 2000

V

_bk

=85V

Ig ( u A ) Vg (Volt)

圖 20 Cl

2

recessed sample逆向偏壓蕭特基接面崩潰電壓

16 1500 2000 A)

圖 21 Cl

2

/Ar recessed sample逆向偏壓蕭特基接面崩潰電壓

25 15 0 5 10 15 20 0 5 10

圖 22 no recess sample current collapse

17 20 30

collapse factor

Id (mA) Vds (V) Vd=4 Vd=8 Vd=16 Vg, top=0 step=-2 15 20 25 30 Id (mA) Vd=4 Vd=8 Vd=16 Vg, top=0 step=-2

圖 23 Cl

2

recessed sample current collapse

40 18 30 35 25 20

圖 24 Cl

2

/Ar recessed sample current collapse

0 5 10 15 20 0 5 10 15 Id (mA) Vds (V) Vd=4 Vd=8 Vd=16 Vg, top=0 step=-2

4 鈍化處理（Passivation）後之元件特性

4.1 製程參數 Passivation之主要目的為消除晶片表面surface trap對元件特性之影 響，但 Passivation後將導致崩潰電壓Vbk的下降[10] ，Passivation主要是利用 電漿增強化學氣相沉積（Plasma-Enhanced chemical vapor deposition ;PECVD）

19 在元件表面上沉積一層SiN膜，表 2 為SiN沉積製程所使用之製程參數。

RF power (W)

70

Temperature (°C)

300

Pressure (Pa)

100

SiH

4

flow(sccm)

20

NH

3

flow(sccm)

10

N

2

flow(sccm)

490

Etch time (s)

30

Refractive index

2.0

Thickness (A)

1158

表 2 　 PECVD 製程參數

4.2 Current collapse

圖 25 為Passivation後Cl2 recessed sample之current collapse，與圖 23

比較可發現current collapse現象已大幅改善，圖 26 為Cl2/Ar recessed sample

經Passivation後之current collapse，與圖 24 比較後也可發現current collapse現象已大幅改善，顯現Passivation已有效消除surface trap。

4.3 Device IV

圖 27、圖 28 與圖 29 分別為no recess sample、Cl2 recessed sample及Cl2/Ar

recessed sample之外部轉導（Gm）與臨界電壓（Vth）關係圖，由圖 27、圖 28 與圖 29 可看出Passivation前後臨界電壓並沒有任何改變，no recess sample Vth=-7V，Cl2 recessed sample Vth=-6V，Cl2/Ar recessed sample Vth=-4V。

由圖 27 與圖 11 比較 no recess sample 最大外部轉導由 117 mS/mm增加 至 125 mS/mm。由圖 28 與圖 12 比較Cl2 recessed sample最大外部轉導由 89.6

mS/mm增加至 119 mS/mm，由圖 29 與圖 13 比較Cl2 /A r recessed sample最大

外部轉導由 105 mS/mm增加至 112 mS/mm。

圖 30 為passivation後no recess sample family curve，VGS=1V時最大通

道電流 29mA，單位閘極寬度電流之電流密度為 580mA/mm。圖 31 為passivation 後Cl2 recessed sample family curve，VGS＝1V時最大通道電流 32mA，單位閘

20

極寬度電流之電流密度為 640mA/mm。圖 32 為passivation後Cl2/Ar recessed

sample family curve，VGS＝1V時最大通道電流 20.55mA，單位閘極寬度電流之

電流密度為 640mA/mm。通道電流之衰減顯示etch damage仍影響外部轉導之大 小。

4.4 Schottky IV

圖 33 為passivation後之順向偏壓蕭特基接面特性圖，順向導通電壓維持 在 1.3V，順向導通電阻在passivation後有明顯減少之跡象但未完全恢復。

圖 34 為passivation後逆向偏壓蕭特基接面漏電流，no recess sample在 逆向偏壓 30V時漏電流約為 5X10-5

A，Cl2 recessed sample在逆向偏壓 30V時漏

電流約為 10-4

A，Cl2/Ar recessed sample在逆向偏壓 30V時漏電流約為 10-5A，

在passivation後蕭特基逆偏漏電流均增加。

圖 35 為passivation後no recess sample逆向偏壓蕭特基接面崩潰電壓， Vbk=94V。圖 36 為passivation後Cl2 recessed sample逆向偏壓蕭特基接面崩

潰電壓，Vbk=77V。圖 37 為passivation後Cl2/Ar recessed sample逆向偏壓蕭

特基接面崩潰電壓，Vbk=61V。

4.5 高頻特性

圖 38 為no recess sample扣除金屬襯墊輸出電容影響之高頻特性，本試片 之ft為 7.5GHz，fmax為 13GHz。圖 39 為Cl2 recessed sample扣除金屬襯墊輸

出電容影響之高頻特性，本試片之ft為 11GHz，fmax為 17GHz。圖 40 為Cl2/Ar

recessed sample扣除金屬襯墊輸出電容影響之高頻特性，本試片之ft為 9GHz， fmax為 12.5GHz。

4.6 討論

Passivation後，由current collapse的改善可確知surface trap 大致已 消除，雖然SiN deposition其間曾加熱至 300o C，但並未發生threshold voltage shift，Vth仍維持不變。外部轉導雖有增加至與未掘入蝕刻前相同水準之大小， 但因閘極掘入蝕刻理應獲得外部轉導之增加，故判斷應是閘極金屬底部之etch damage所致。 　由順偏蕭特基來看導通電阻的縮減但未回復成為蝕刻前，顯示閘極金屬

底部之etch damage 在Passivation後雖然有部分減少，仍有極大部分存在。 　由元件的高頻特性量測結果來看，並沒有觀察到掘入蝕刻所造成之影響。表 3 為利用 passivation 消除 surface trap 前後元件特性比較表，進一步的特性 改善則需退火（annealing）來達成 etch damage recovery。

21 10 15 20 25 30 35 40 Id (mA) Vd=4 Vd=8 Vd=16 Vg, top=0 step=-2 C5, 1x50

圖 25 Passivation 後Cl

2

recessed sample current collapse

圖 26

Passivation 後Cl

2

/Ar recessed sample current collapse

0 5 10 15 20 0 5 10 15 20 25 30 35 Id (mA) Vds (V) Vd=4 Vd=8 Vd=16 Vg, top=2 step=-2 A2, 2x1x25 22 40 60 80 100 120 140 Id (m A) Gm (mS/ mm) Gm max=125 (ms/mm) A7 1x50 Vds=4V 10 15 20 25 30 35 40

圖 27 Passivation 後 no recess sample Id-Vgs 圖與外部轉導

-8 -6 -4 -2 0 2 0 20 40 60 80 100 120 140 G m (m S/m m ) Vg (Volt) Gm max=119 (mS/mm) Vds=4 V C4 1x50 0 5 10 15 20 25 30 35 40 Id (m A)

圖 28 Passivation後Cl

2

recessed sample之Id-Vgs圖與外部轉導

23 40 60 80 100 120 140 Gm (mS /mm) Gm max=112 (mS/mm) Vds=6 V A3 1x50 10 15 20 25 30 35 40

圖 29 Passivation後Cl

2

/Ar recessed sample Id-Vgs圖與外部轉導

0 5 10 15 20 0 5 10 15 20 25 30 35 Id (mA) Vds (Volt) Top Vgs=1V,step=-1V Idmax,1V=29mA

圖 30 Passivation 後 no recess sample family curve

24 10 15 20 25 30 35 Id (mA) Vgs,top=1V step=-1V Idmax=32 mA

圖 31 Passivation 後Cl

2

recessed sample family curve

圖 32 Passivation後Cl

2

/Ar recessed sample family curve

0 5 10 15 20 0 5 10 15 20 25 30 35 Id ( m A ) Vds (Volt) Vgs,top=1V step=-1V I_dmax,1V=20.55mA 25 0 002 0.004 0.006 0.008 Ig ( A ) no recess Cl₂ 5W Cl₂/Ar 10W

圖 33 Passivation 後之順偏蕭特基接面特性

圖 34 Passivation 後之逆偏蕭特基漏電流特性

-30 -25 -20 -15 -10 -5 0 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3 Ig (A) Vg (Volt) G H I 26 2500 3000 3500 4000 4500 5000 5500 6000 Ig (u A )

Vbk =94 V

圖 35 Passivation 後 no recess sample 逆向偏壓蕭特基接面崩

潰電壓

圖 36 Passivation後Cl

2

recessed sample逆向偏壓蕭特基接面崩

潰電壓

-100 -95 -90 -85 -80 -75 -70 -65 -60 -55 -50 0 500 1000 1500 2000 2500 3000 3500 4000 4500 5000 5500 6000 Ig ( u A) Vg (Volt)

Vbk =77V

27 2000 3000 4000 5000 6000 Ig (uA)

圖 37 Passivation後Cl

2

/Ar recessed sample逆向偏壓蕭特基接

面崩潰電壓

圖 38 no recess sample 高頻特性

1E9 1E10 0 5 10 15 20 H21, Gmax (dB ) f (GHz) Gmax, Vg= -4.6, Vd=14 H21, Vg= -3.7, Vd=14 A6, 1x50 28 10 15 20 m a x ( d B) Gmax, Vg= -3.9, Vd=8 H21, Vg= -3.3, Vd=8 C5, 1x50

圖 39 Cl

2

recessed sample高頻特性

1E9

圖 40 Cl

2

/Ar recessed sample高頻特性

1E10 0 5 10 15 20 H2 1, G m ax (dB) f (GHz) Gmax, Vg= -1.7, Vd=12 H21, Vg= -1.1, Vd=8 A2, 2x1x25 29