國 立 交 通 大 學
電 子 工 程 學 系 電 子 研 究 所 碩 士 班
碩 士 論 文
運用非晶化離子佈植與鐿介層調變矽化鎳
之蕭特基能障高度
Schottky Barrier Height Tuning of NiSi Using Yb
Interlayer With Pre-Amorphization Implantation
研 究 生：李肇中
指導教授：邱碧秀 博士
吳文發 博士
運用非晶化離子佈植與鐿介層調變矽化鎳
之蕭特基能障高度
Schottky Barrier Height Tuning of NiSi Using Yb
Interlayer With Pre-Amorphization Implantation
研 究 生：李肇中 Student: Chao-Chung Lee 指導教授：邱碧秀 博士 Advisors: Dr. Bi-Shiou Chiou
吳文發 博士
Dr. Wen-Fa Wu
國立交通大學
電子工程學系電子研究所碩士班 碩士論文
A Thesis
Submitted to Department of Electronics Engineering & Institute of Electronics College of Electrical and Computer Engineering
National Chiao Tung University in Partial Fulfillment of the Requirements
for the Degree of Master in
Electronics Engineering March 2011
Hsinchu, Taiwan, Republic of China 中 華 民 國 一 0 0 年 三 月
運用非晶化離子佈植與鐿介層調變矽化鎳之蕭特基位障高度
學 生 : 李 肇 中 指 導 教 授 : 邱 碧 秀 博 士 研 究 生 : 李 肇 中 指 導 教 授 :吳 文 發 博 士 國 立 交 通 大 學 電 子 工 程 學 系 電 子 研 究 所 碩 士 班摘要
金屬矽化物形成源極/汲極的蕭特基位障金氧半場效電晶體是22奈米以 下之元件最有可能的結構之一，其優勢為源極/汲極串聯電阻小、製程較簡 化、低熱預算，及不易受短通道效應的影響。但蕭特基電晶體常因不適當 的位障高度而造成關閉狀態漏電流和低飽和驅動電流的問題。鎳矽化物是 目前最具潛力的金屬矽化物材質，因為它比鈦矽化物和鈷矽化物有更大的 優勢。由於NiSi的費米能階約位於矽能隙的中間，其蕭特基位障高度對電子 （0.65eV）和電洞（0.45eV）都相當大。 已有幾項研究報導運用稀土金屬如鐿、鉺和鏑降低NiSi/Si介面對電子的 蕭特基位障高度以提升元件性能。其結果顯示，在退火後稀土金屬析離至 矽化鎳表面，而非堆積在矽化鎳/矽的介面，因此只有觀察到些微調變蕭特 基位障高度的效果。 在本研究中，運用鐿介層調變NiSi/Si介面的蕭特基位障並製作出蕭特基二極體。藉由非晶化離子佈植矽基板的幫助，退火後鐿原子聚集至矽化鎳
表面的現象受到抑制。在所有實驗條件中，N2
+離子非晶化佈植後沉積
TiN/Ni(5nm)/Yb(15nm)的結構透過500℃退火產生最佳的蕭特基位障高度調 變效果。
Schottky Barrier Height Tuning of NiSi Using Yb Interlayer With
Pre-Amorphization Implantation
Student: Chao-Chung Lee Advisors: Dr. Bi-Shiou Chiou Dr. Wen-Fa Wu
Department of Electronics Engineering and Institute of Electronics National Chiao Tung University
Abstract
The metal silicide source/drain (S/D) Schottky barrier (SB) MOSFETs are considered one of the most promising candidates for sub-22nm devices because of small series resistance of S/D, easy processing, low thermal budget, and excellent short channel effect immunity. However, SB MOSFETs usually suffer from a large leakage current at the drain in the off state and poor saturation drive current due to undesired high SB height (SBH). Ni silicide is the most promising silicide material because it has greater advantages than Ti silicide and Co silicide. Owing to the Fermi level of NiSi lies close to the middle of Si bandgap, the SBH of NiSi is rather large for both electron (0.65eV) and hole (0.45eV).
Several studies have addressed decreasing the SBH for electrons at the NiSi/ Si interface to improve device performance by incorporating rare earth (RE) metals such as, Yb, Er, and Dy into NiSi. The results show that the RE metals segregated at the NiSi surface rather than piled up at the NiSi/Si interface after annealing, therefore little modulation of SBH was observed.
implantation (PAI) to silicon substrate, it was found that aggregating of Yb atoms in the surface of NiSi after silicidation is suppressed. Among the splits, the TiN/Ni(5nm)/Yb(15nm) structure deposited after the pre-amorphization of Si by N2+ ions induced the greatest change in SBH after annealing at 500℃.
誌 謝
在這兩年多的碩士生涯中，非常感謝我的兩位老師：邱碧秀教授及吳文 發博士給我的教誨，不論是在研究上的指導或是實驗所需資源的提供，都 給予了我相當大的幫助，在此致上我最深的謝意，也感謝鄭晃忠教授及黃 調元教授在口試時的悉心指導與建議。 經過這些日子也深刻體認到，單靠我一人之力是絕對無法完成這份論文 的，幸運的是我得到了許多人的幫助。感謝吳杼樺學姊、鄧至剛學長在我 還很菜的時候帶領我做實驗及教我操作機台；感謝章緯學長在我實驗遇到 困難時給我的大力協助，並且耐心解答我不懂的許多問題；感謝國家奈米 元件實驗室各位工程師與操作員的幫忙，讓我的實驗能順利進行；感謝我 的好同學民尚、東翰、哲瑋、俊良對我的關心與幫助，還有難忘的那段充 滿歡樂的時光；感謝智傑學弟與明堃學長，我們認識的時間雖然比較短， 但我需要幫忙的時候你們總是盡心盡力。需要感謝的人實在太多了，千恩 萬謝道不盡心中的感激與謝意，您們的恩惠我永遠銘記在心。 在這段既艱辛又充實的日子裡，父母與家人的支持與關懷一直是我前進 的動力，有您們真好，希望有一天我也能成為您們心中的榮耀。目 錄
中文摘要
i
英文摘要
iii
誌謝
v
目錄
vi
圖目錄
viii
表目錄
x
第一章 序論
1
1.1 研究背景簡介 1 1.2 金屬矽化物的應用 3 1.3 研究動機 6 1.4 論文架構 8第二章 金屬－半導體接觸理論
9
2.1 蕭特基位障 9 2.2 蕭特基接面的整流效應 12 2.3 蕭特基接面的電流傳導機制 13 2.4 蕭特基位障高度調變 16第三章 實驗流程與分析方法原理
17
3.1 試片製作流程 17 3.2 材料分析方法 22 3.3 電性量測分析 27第四章 實驗結果與討論
29
4.1 非晶化佈植矽基板對退火後鐿聚集於矽化鎳表面的抑制 29 4.2 非晶化佈植對矽化鐿熱穩定性的影響 32 4.3 非晶化佈植對矽化鐿接面漏電流的影響 38 4.4 鎳、鐿堆疊結構形成金屬矽化物及蕭特基位障調變探討 41第五章 結論與未來展望
53
參考文獻
54
圖目錄
圖 1.1 各技術節點可允許的最大源、汲極串聯電阻趨勢 2 圖 1.2 自 我 對 準 金 屬 矽 化 製 程 (a)製程起始於閘極已定義完成且氧化矽 (或氮化矽)所構成的閘極側壁(spacer)也已建立的晶片(b)將欲形成 金屬矽化物的金屬薄膜沈積於其上(c)以適當的熱退火製程處理(d) 利用選擇性溼式蝕刻將未反應成金屬矽化物的金屬層去除 3 圖 1.3 橋 接 短 路 現 象 示 意 圖 (a) 矽 為 主 要 擴 散 物 ， 擴 散 出 去 後 與 側 壁 (sidewall)上的金屬反應成金屬矽化物，而造成閘極與汲極短路(b)金 屬為主要擴散物，不會與側壁反應 4 圖 1.4 蕭特基位障電晶體示意圖 5 圖 1.5 N 通 道 蕭 特 基 位 障 電 晶 體 在 (a) 通 路 狀 態 (on-state)(b) 關 閉 狀 態 (off-state)下，源極沿通道至汲極之能帶圖 7 圖 2.1 金屬與 n 型半導體接觸前之能帶圖 10 圖 2.2 金屬－n 型半導體接觸之能帶圖 11 圖 2.3 金屬－p 型半導體接觸之能帶圖 11 圖 2.4 不同偏壓情況下，金屬與 n 型(左側)及 p 型(右側)半導體接觸之能 帶圖(a)偏壓為零(熱平衡狀態)(b)順向偏壓(c)逆向偏壓 13 圖 2.5 金屬－半導體接面在順向偏壓下的五種電流傳導機制(1)熱離子發射 (2)穿隧(3)複合(4)電子擴散(5)電洞擴散 14 圖 3.1 未圖案化之蕭特基接面製作流程 18 圖 3.2 圖案化之蕭特基接面製作流程 21 圖 3.3 圖案化之蕭特基接面剖面圖 21 圖 3.4 X 光經晶體繞射示意圖 22 圖 3.5 四點探針量測原理示意圖 23 圖 3.6 歐傑電子產生原理示意圖 26圖 4.1 退火後鐿原子分佈在矽化鎳表面之過程示意圖(a)金屬沉積完成(b) 退火時矽化鐿孔洞缺陷形成，鎳原子往矽基板擴散(c)矽化鐿下方形 成矽化鎳 30 圖 4.2 TiN/Ni(10nm)/Yb(10nm)/p-Si 經 550℃、30 秒退火後之 AES 縱深成 份分析(a)矽基板未經非晶化佈植(b)矽基板經 N2+非晶化佈植 31 圖 4.3 不同非晶化佈植條件與退火溫度形成矽化鐿之片電阻分析 33 圖 4.4 未經非晶化佈植之矽化鐿薄膜 X 光繞射圖 34 圖 4.5 未經非晶化佈植 600℃退火後矽化鐿薄膜之光學顯微鏡表面觀察 34 圖 4.6 (a)N2+(b)F+非晶化佈植後 600℃退火形成矽化鐿薄膜之光學顯微鏡表 面觀察，佈植條件皆為能量 10KeV，劑量 5×1015 cm-2 35 圖 4.7 (a)N2+(b)F+非晶化佈植後 600℃退火形成矽化鐿薄膜之 SEM 表面觀 察，佈植條件皆為能量 10KeV，劑量 5×1015 cm-2 36 圖 4.8 F+離子非晶化佈植後形成矽化鐿之 X 光繞射圖 37 圖 4.9 N2+離子非晶化佈植後形成矽化鐿之 X 光繞射圖 38 圖 4.10 500℃退火形成矽化鐿接面之漏電流分析 39 圖 4.11 600℃退火形成矽化鐿接面之漏電流分析 40 圖 4.12 700℃退火形成矽化鐿接面之漏電流分析 40 圖 4.13 不同鎳、鐿堆疊結構對金屬矽化物熱穩定性的影響 42 圖 4.14 TiN/Ni(5nm)/Yb(15nm)500℃退火後之 SIMS 縱深成份分析 43 圖 4.15 TiN/Ni(10nm)/Yb(10nm)500℃退火後之 SIMS 縱深成份分析 43 圖 4.16 TiN/Ni(15nm)/Yb(5nm)500℃退火後之 SIMS 縱深成份分析 44 圖 4.17 N2+非晶化佈植(劑量 1×1015cm-2)，沉積 TiN/Ni(10nm)/Yb(10nm)550℃ 退火 30 秒後之 TEM 及 EDS 分析 45 圖 4.18 未經離子非晶化佈植，沉積 TiN/Ni(10nm)/Yb(10nm)550℃退火 30 秒 後之 TEM 及 EDS 分析 46
圖 4.19 TiN/Ni(20nm)退火形成蕭特基二極體之 J-V 關係圖 48 圖 4.20 TiN/Ni(15nm)/Yb(5nm)退火形成蕭特基二極體之 J-V 關係圖 49 圖 4.21 TiN/Ni(10nm)/Yb(10nm)退火形成蕭特基二極體之 J-V 關係圖 50 圖 4.22 TiN/Ni(5nm)/Yb(15nm)退火形成蕭特基二極體之 J-V 關係圖 51 圖 4.23 TiN/Yb(20nm)退火形成蕭特基二極體之 J-V 關係圖 52
表目錄
表 1.1 低φbn或低φbp之金屬矽化物的特性比較 7 表 4.1 鐿與鎳在矽中的擴散係數(D De Ea/kT 0 − = )與機制 29 表 4.2 N2+與 F+非晶化佈植退火形成矽化鐿接面之漏電流 JA比較 41 表 4.3 TiN/Ni(20nm)不同溫度退火形成蕭特基二極體之φbn比較 48 表 4.4 TiN/Ni(15nm)/Yb(5nm)不同溫度退火形成蕭特基二極體之φbn比較 49 表 4.5 TiN/Ni(10nm)/Yb(10nm)不同溫度退火形成蕭特基二極體之φbn比較 50 表 4.6 TiN/Ni(5nm)/Yb(15nm)不同溫度退火形成蕭特基二極體之φbn比較 51 表 4.7 TiN/Yb(20nm)不同溫度退火形成蕭特基二極體之φbn比較 52第一章
序論
1.1 研究背景簡介
自1958 年積體電路(integrated circuit, IC)被發明之後，由於成本低、性
能高且能量消耗低，使得電子產業開始蓬勃發展，成為現代科技產業的主 流 ， 其 中 金 屬 - 氧 化 物 - 半 導 體 場 效 電 晶 體 ， 簡 稱 金 氧 半 場 效 電 晶 體 (metal-oxide-semiconductor field-effect transistor, MOSFET)，是現今積體電路 中重要的核心元件。
隨著積體電路發展的趨勢，金氧半場效電晶體元件尺寸持續向下微縮， 以達到更高的密度以降低製造成本與增進晶片效能，由1970年代的10微米 逐漸微縮至今日(2010年)的28奈米，根據國際半導體技術藍圖(International Technology Roadmap for Semiconductors, ITRS)的預測，在2021年時元件的 閘極尺寸(physical gate length)可能微縮至10奈米以下[1]。當電晶體縮小而閘 極變短時，在閘極下方被其控制的電流通道長度(channel length)必將隨之縮 短，然而，當通道縮短到源極(source)接面與汲極(drain)接面的空乏區寬度 (depletion width)總和幾乎等於通道長度時，將造成兩空乏區連結而引發貫 穿效應(punch through effect)，使基板穿隧電流急遽上升，元件電性嚴重失 常，此即為短通道效應(short channel effect)產生的現象之一。因此不僅是閘 極與通道長度，源、汲極接面深度也需依微縮因子(scaling factor, κ)同時縮
小，才能改善短通道效應所帶來的問題，但接面深度縮小將導致源、汲極 寄生串聯電阻(series resistance)上升而使元件的操作電流降低，成為阻礙微 縮的因素。此外，通道長度縮短也意味著源、汲極部分的串聯電阻對操作 電流大小的影響更加關鍵，故如何在元件尺寸不斷微縮之際進一步降低 源、汲極部分的寄生串聯阻抗，是目前非常重要的研究課題。 圖 1.1 各技術節點可允許的最大源、汲極串聯電阻趨勢[2]。
1.2 金屬矽化物的應用 近年來，為了增進元件的工作效能，金屬矽化物(metal silicides)於積體 電路製程上的應用已越來越普遍，其主要的原因是金屬矽化製程(圖1.2)有 自我對準(self-aligned)的功能[3][4]，不需要透過微影的過程定義圖形且可使 導線和矽基板的接觸(contact hole)面積增大，降低寄生串聯電阻，加上金屬 矽化物本身具有很低的電阻率(resistivity)，能有效降低閘極之片電阻和源、 汲極接面接觸電阻，進而提高元件的驅動電流，增加電路操作速度[5]。 圖 1.2 自我對準金屬矽化製程(a)製程起始於閘極已定義完成且氧化矽（或氮化矽） 圖 1.2 所構成的閘極側壁（spacer）也已建立的晶片(b)將欲形成金屬矽化物的金屬薄 圖 1.2 膜沈積於其上(c)以適當的熱退火製程處理(d)利用選擇性溼式蝕刻將未反應成 圖 1.2 金屬矽化物的金屬層去除[4]。
矽化鈦(TiSi2)是半導體工業早期最常使用的金屬矽化物，Ti和Si經兩階 段退火後可反應成低電阻率(10~15μΩ-cm)C-54相位的TiSi2，且熱穩定性 良好，但當線寬縮小時有兩個問題產生，其一，矽化鈦在矽化過程中，矽 為主要擴散物，所以會造成橋接(bridging)短路的現象(圖1.3)；其二，窄線 寬導致TiSi2無法由高電 阻 率(60-70μΩ-cm)的C-49相位轉換成低電 阻 率 的 C-54相位，因而產生所謂的窄線寬效應(narrow-line-width effect)[6]。於是後 來 在0.18μm 線 寬 以 下 便 以 CoSi2取 代TiSi2， 因 其 電 阻 率 與TiSi2相 當
(~18μΩ-cm)，且無橋接短路現象與窄線寬效應，然而其主要缺點為當鈷在 進行矽化反應時會消耗掉較多的矽原子(Co:Si≒1:3.6)，不利於超淺接面的 應用。 圖 1.3 橋接短路現象示意圖(a)矽為主要擴散物，擴散出去後與側壁(sidewall)上的金屬 圖 1.3 反應成金屬矽化物，而造成閘極與汲極短路(b)金屬為主要擴散物，不會與側壁 圖 1.3 反應[4]。
目前最受重視的金屬矽化物材料為矽化鎳(NiSi)，其優點有(1)電阻率很 低(14~20μΩ-cm) ， (2) 可 低 溫 形 成 (350℃) ， (3) 反 應 時 消 耗 的 Si 少
(Ni:Si 1:1.8)≒ ，合於超淺接面的需求，(4)無窄線寬效應，(5)只需一階段退
火(one-step annealing)即可形成，(6)薄膜的應力(film stress)小，(7)鎳的擴散 速度較矽快，不會造成橋接短路的現象。
在傳統金氧半場效電晶體的製作過程中，一般使用離子植入進行源、汲 極的雜質摻雜，後續再以高溫(高於 1000℃)的熱退火步驟(annealing)修補晶
體的損傷以及活化摻雜物。而當元件微縮至50nm 以下時，高溫退火所造成
的雜質橫向擴散，對等效通道長度(effective channel length)將會有重大影 響，進而造成臨界電壓(threshold voltage)的改變及其他更嚴重的短通道效應 [7]。因此，金屬矽化物形成源、汲極接面的蕭特基位障電晶體(Schottky barrier MOSFET)(圖 1.4)遂成為未來奈米級元件可能的結構之一[8]-[10]。
1.3 研究動機 利用金屬矽化物形成源、汲極接面雖能降低串聯阻抗、減少製程熱預 算、形成陡峭接面以利於元件微縮，但是由於蕭特基位障高度的限制，必 須面對元件在通路狀態(on-state)的源極電流阻抗與關閉狀態(off-state)的汲 極漏電流等問題，如圖1.5所示，通路狀態時電子從源極的注入與關閉狀態 時電洞從汲極的注入皆受到蕭特基位障高度φb的影響(蕭特基接面的能帶圖 將在第二章做說明)。 所以對N通道蕭特基位障電晶體而言，降低電子的蕭特基位障高度φbn 有助於提升操作電流並抑制漏電流的產生，而P通道蕭特基位障電晶體則需 降低電洞的蕭特基位障φbp。表1.1列出擁有低φbn或低φbp之金屬矽化物的特性 比較[11]，Tf為金屬矽化物生成溫度，DSS代表形成矽化物時的主要擴散物
(dominant diffusion species)，其中矽化鉑(PtSi)之φbp相當低，以其做為源、
汲極材料的P通道蕭特基位障電晶體能得到不錯的電性表現[12][13]，釔 (Y)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、鐿(Yb)皆為低功函數之稀 土金屬，形成矽化物後與n型矽間的蕭特基位障φbn較小，尤其以YbSi2-x之φbn 最低，且生成溫度也不高，因此矽化鐿做為N通道蕭特基位障電晶體源、汲 極的材料是近年來的研究重點[14][15]，但稀土金屬矽化物表面形態的孔洞 (pinhole)缺陷使電性劣化是其應用上的主要問題[16]。 諸多優點顯示矽化鎳(NiSi)非常適合於先進奈米互補式金氧半場效電晶
體製程上的應用，但仍需針對P通道或N通道蕭特基電晶體調變其位障高 度，以降低接觸阻抗及抑制漏電流[17]。已有相關研究嘗試利用稀土金屬降 低矽化鎳與矽間的蕭特基位障高度φbn[18]-[20]，但在加熱退火後卻發現大部 分稀土金屬原子分佈在矽化物表面而非堆積於矽化鎳與矽之間，使調變蕭 特基位障的效果打折扣。 本研究運用鎳與鐿兩種材料的堆疊結構，並以非晶化離子佈植矽基板企 圖抑制退火後鐿原子聚集在矽化鎳表面的現象，來調變矽化鎳與矽接面的 蕭特基位障高度，期望能製作出同時具備低片電阻與低接觸電阻的蕭特基 接面。 圖 1.5 N通道蕭特基位障電晶體在(a)通路狀態(on-state)(b)關閉狀態(off-state)下，源極 圖 1.4 沿通道至汲極之能帶圖[8]。
表 1.1 低φbn或低φbp之金屬矽化物的特性比較[11]。 1.4 論文架構 本論文共有五個章節：第一章為序論，包含金屬矽化物與蕭特基位障電 晶體的文獻回顧及研究動機；第二章為理論介紹，針對金屬與半導體接觸 及蕭特基接面電流傳導機制做簡單的說明；第三章為實驗步驟與分析方法 原理，包含未圖案化之蕭特基接面及鎳鐿堆疊蕭特基二極體的製作和材料 分析及電性量測的部份；第四章為實驗結果與討論，針對非晶化佈植對蕭 特基接面的熱穩定性及漏電流的影響加以探討，並利用鎳鐿堆疊蕭特基二 極體的電特性求得蕭特基位障高度；最後，第五章為結論與未來展望，總 結本論文的成果並提出日後可能的研究方向。
第二章
金屬－半導體接觸理論
2.1 蕭特基位障[21] 金屬－半導體接面又稱為蕭特基接面(Schottky junction)。西元1874年， Braum發現金屬－半導體接面有整流現象，並提出點接觸的相關研究。 Schottky和Mott兩人隨後於1938年對金屬－半導體接面的整流特性分別提 出完整的理論，Schottky認為固定的空間電荷造成金屬和半導體介面處有一 位障存在，整流現象可由電子的擴散、遷移而克服位障來加以解釋，基於 此模型的位障就稱為蕭特基位障(Schottky barrier)；而Mott認為這種位障是 由金屬與半導體之功函數(work function)差異所產生，推導出更適合的理論 模 型 。1942 年 ， Bethe 進 一 步 提 出 熱 電 子 發 射 理 論 (thermionic emission theory)，成功解釋金屬－半導體接面的電性行為，蕭特基接面的理論模型便 從此確立。從能帶圖的觀點來探討，就能瞭解當金屬跟半導體接觸時，蕭特基位障 如何產生。對一個功函數比金屬小的n型半導體，若一開始彼此分開且皆為
電中性，能帶圖將如圖2.1所示，qφm和qφs分別為金屬和半導體的功函數，
定義為費米能階(Fermi level, EF)和真空能階(vacuum level, E0)之間的差(電
(electron affinity)，它是半導體的導電帶(conduction band, EC)與真空能階之 間的能量差。當金屬與半導體緊密接觸後，由於在熱平衡時兩種不同材料 的費米能階應該相等，且真空能階也必須連續，在理想的狀態下，其能帶 圖如圖2.2所示，qφBn代表對電子而言的位障高度，為金屬功函數與半導體 電子親和力的差，表示金屬中的電子要跳到半導體去需要克服一個能量； 而Vbi為電子由半導體導電帶上欲進入金屬時將看到的內建電位(build-in potential)。金屬－p型半導體接觸的情況完全類似，最大相異之處為p型半導 體的功函數qφs必須大於金屬的功函數qφm，才符合蕭特基接面成立的條件， 能帶圖如圖2.3所示。在理想條件下，對任一金屬與半導體的結合，n型半導 體與p型半導體上之位障高度總和恰與該半導體之能隙(bandgap, Eg)相等， 也就是下列關係式：
(
Bn Bp)
Eg qφ +φ = (2.1)q
φ
mq
χ
q
φ
s 半導體 金屬 EC EF EV EFm E0 圖 2.1 金屬與n型半導體接觸前之能帶圖。EC EF EV 半導體 金屬 qφBn=q(φm-χ) E0 qVbi=q(φm-φs)
q
φ
m EFmq
χ
q
φ
s 圖 2.2 金屬－n型半導體接觸之能帶圖。 EC EF EV 半導體 金屬 qφBp=Eg+q(χ -φm) qφBp=Eg-qφBn E0 qVbi=q(φs-φm)q
φ
m EFmq
χ
q
φ
s 圖 2.3 金屬－p型半導體接觸之能帶圖。2.2 蕭特基接面的整流效應 以上所討論的是平衡狀態下的蕭特基接觸，若在金屬與半導體端加上電 壓，由於位障高度的存在，順向偏壓與逆向偏壓將產生大小不同的電流， 此即為蕭特基接面的整流效應。首先考慮金屬和n型半導體接觸，若在金屬 端加正電壓，n型半導體端加負電壓，電子由半導體導電帶進入金屬時看到 的位障高度將降低，此為順向偏壓的情況，如圖2.4(b)左側所示，使半導體 流向金屬的電子大幅增加，而從金屬往半導體的電子流則為很小的數值， 兩相疊加後剩下n型半導體流向金屬的大電子流，成為蕭特基接面的正向電 流。若是逆向偏壓的情況，即金屬端加負電壓，n型半導體端加正電壓，電 子由半導體往金屬方向的位障高度增高，如圖2.4(c)左側所示，使電子更難 從半導體進入金屬，結果從半導體流向金屬的電子流減小到趨近於零，而 從金屬往半導體的電子流依然為很小的數值，這就是蕭特基接面的反向電 流。對金屬和p型半導體接觸而言，也有相似的情況，如圖2.4右側所示，但 極性和n型半導體所述相反。
EFm EF EC EV qφBp qV bi EFm EF EC EV qφBp q(Vbi-VF) EFm EF EC EV qφBp q(Vbi+VF) EFm EF EC EV qφBn qVbi EFm EF EC EV qφBn q(Vbi-VF) EFm EF EC EV qφBn q(Vbi+VF) (a) (b) (c) 圖 2.4 不同偏壓情況下，金屬與n型(左側)及p型(右側)半導體接觸之能帶圖(a)偏壓 圖 2.4 為零(熱平衡狀態)(b)順向偏壓(c)逆向偏壓。 2.3 蕭特基接面的電流傳導機制 不同於p-n接面藉由少數載子(minority carrier)進行電流傳導，蕭特基接 面的電流傳輸現象主要是藉由多數載子(majority carrier)來完成。圖2.5顯示 在順向偏壓下，蕭特基接面的五種電流傳輸機制：(1)半導體中的電子具有 足 夠 的 熱 能 量 得 以 超 越 介 面 位 障 而 發 射 進 入 金 屬 ， 稱 為 熱 離 子 發 射 (thermionic emission, TE)，對於輕度摻雜的半導體(例如ND≦1017cm-3之矽)
且操作於室溫下(約300K)，此機制產生的電流為蕭特基接面的主要電流來 源；(2)電子經由量子力學之穿隧效應(tunneling)而穿透位障進入金屬；(3) 由金屬注入的電洞在空乏區與半導體中的電子複合(recombination)；(4)空乏 區中電子的擴散；(5)由金屬注入的電洞擴散至半導體內，並在中性區與電 子複合。 圖 2.5 金屬－半導體接面在順向偏壓下的五種電流傳導機制(1)熱離子發射(2)穿隧 圖 2.4 (3)複合(4)電子擴散(5)電洞擴散[21]。 在一般狀況下，可以透過熱離子發射機制適當描述蕭特基接面的電流傳 輸。首先考慮電子由半導體到金屬所產生的電流密度Js→m，只有能量超過位 障高度的電子才對正向電流有貢獻，符合條件的電子數目為
(
)
⎥⎦ ⎤ ⎢⎣ ⎡− − = kT V q N n Bn C φ exp (2.2)根據Maxwellian的速率分佈，載子隨機移動穿過平面而形成的電流為 4 ave nq J = υ (2.3) 其中υave為平均熱速率 * 8 m kT ave π υ = (2.4) 將式(2.2)和(2.4)代入式(2.3)可得 → = ⎢⎣⎡−
(
−)
⎥⎦⎤ kT V q h m q kT J Bn m s φ π exp ) ( 4 3 * 2 ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛− = kT qV kT q T A* 2exp φBn exp (2.5) 其中 3 2 * * 4 h k qm A = π (2.6) 為理查森常數(Richardson’s constant)，單位是A/cm2-K2。由於電子從金屬到 半導體所看到的位障高度不會改變，故產生的電流Jm→s不受施加電壓大小的 影響，其值必等於熱平衡狀態下的Js→m，由式(2.5)以V=0帶入可得 ⎟ ⎠ ⎞ ⎜ ⎝ ⎛− − = → kT q T A J Bn s m φ exp 2 * (2.7) 由式(2.5)及(2.7)之和可得熱離子發射機制的電流關係式為⎥ ⎦ ⎤ ⎢ ⎣ ⎡ − ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛− = * 2exp exp 1 kT qV kT q T A J φBn ⎥ ⎦ ⎤ ⎢ ⎣ ⎡ − ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = exp 1 kT qV JS (2.8) 其中 ⎟ ⎠ ⎞ ⎜ ⎝ ⎛− = kT q T A J Bn s φ exp 2 * (2.9) 定義為飽和電流密度。 2.4 蕭特基位障高度調變 為了使蕭特基位障高度符合低接觸電阻目標的要求，近年來有不少研究 專注於介面蕭特基位障高度調變，主要可分為以下幾種方法：(1)在金屬與 矽之間插入一超薄絕緣層[22]，能夠阻絕介面層的跨越電位，卻又不致影響 電流載子的傳輸，因此超薄絕緣層厚度的控制有其困難度；(2)利用Se或S 鈍化矽的表面態位(surface state)[23]，使位於介面的費米能階不會被釘札 (pin)住，但此方法只能降低φBn；(3)在金屬與矽之間引入一高濃度摻雜的薄 層[24]，形成介面電偶極(interfacial dipole)，造成能帶彎曲以達調變蕭特基 位障高度的效果，可能需增加高溫退火製程；(4)在金屬與矽之介面形成另 一薄金屬層，藉以調變蕭特基位障高度，本研究主要使用此方法。
第三章
實驗流程與分析方法原理
3.1 試片製作流程
本研究的所有製程均在國家奈米元件實驗室(National Nano Device
Laboratories, NDL)新竹廠中進行。首先使用不同的離子(F+,N2+)對矽晶圓表
面進行非晶化佈植(pre-amorphization implants, PAI)，並搭配未經佈植的對照 組來探究非晶化佈植對後續形成之金屬矽化物及其接面所帶來的影響。之 後選出較佳的佈植條件，應用於鎳鐿合金蕭特基接面，並計算其蕭特基位 障高度。未圖案化的試片主要提供材料分析之用，而經圖案化的試片則提 供於電性量測分析。 (Ⅰ)未圖案化之蕭特基接面 試片採用p型六吋矽晶片，晶格方向<100>，阻值介於15~25Ω-cm之間。 首先將所有的晶圓以雷射刻號機刻號，方便日後辦別，刻號完成後將晶圓 放入清洗蝕刻工作站之氨水槽(SC-1 tank)浸泡600秒以去除刻號時所產生的 微粒(particle)。要進行表面非晶化的晶圓則使用中電流離子佈植機做能量 10KeV劑量5×1015 cm-2的F+離子佈植及能量10KeV劑量1×1015 cm-2或5×1015 cm-2的N2+離子佈植。
接著進入金屬矽化製程的部分。先將晶圓放入氫氟酸槽浸泡60秒去除表 面的原生氧化層(native oxide)，並按照標準清洗步驟(STD clean)去除晶圓表 面的雜質，流程為氨水槽600秒→去離子水沖洗→鹽酸槽600秒→去離子水 沖洗，最後再浸泡氫氟酸槽60秒，清洗完立刻送進多層金屬濺鍍系統內做 抽真空動作，盡量避免原生氧化層在晶圓表面形成而影響金屬矽化物的品 質 。 沉 積 金 屬 的 厚 度 條 件 有 下 列 五 種 ： TiN/Yb(20nm) 、 TiN/Ni(5nm)/Yb(15nm)、TiN/Ni(10nm)/Yb(10nm)、TiN/Ni(15nm)/Yb(5nm)、 TiN/Ni(20nm)，TiN厚度皆為20nm，做為隔絕下層金屬與氧接觸之覆蓋層 [25][26]。之後利用金屬快速退火爐做400℃~900℃30秒的一階段退火形成金 屬矽化物，再使用後段清洗蝕刻工作站之硫酸槽去除TiN及未反應的金屬。 Laser mark + SC1 clean Metal deposition TiN/Ni/Yb/sub. H2SO4dip RTA 400~900℃, 30s. With or w/o PAI N2+: 10KeV, 1E15 or 5E15 cm-2 F+ : 10KeV, 5E15 cm-2 HF dip + STD clean + HF dip Silicide formation 圖 3.1 未圖案化之蕭特基接面製作流程。 (Ⅱ)圖案化之蕭特基接面 圖案化的部份，本研究使用局部氧化(LOCOS)作主動區(active area)之間
的隔絕。首先將所有的晶圓以雷射刻號機刻號，完成後將晶圓放入清洗蝕 刻工作站之氨水槽浸泡600秒去除刻號時產生的微粒。
接著將晶圓放入氫氟酸槽(HF tank)浸泡60秒去除表面的原生氧化層 (native oxide)，並按照標準清洗步驟去除晶圓表面的雜質，最後再浸泡氫氟 酸槽60秒，清洗完成後隨即進入高溫常壓水平爐管以乾式氧化法成長襯墊 氧化層(pad oxide)350Å，做井佈植(well implant)之前置工作，保護晶圓表面 減少轟擊缺陷。 之後使用中電流離子佈植機做井佈植，植入之離子為BF2+，佈植能量為 70KeV，劑量為1.2×1013 cm-2，目的是要將晶圓之背景濃度調整一致。佈植 完後將晶圓做標準清洗，再送入高溫常壓水平爐管通入氧氣進行井形成之 動作，在此二氧化矽之生成有助於加速離子的擴散，最後再用二氧化矽蝕 刻液(B.O.E.)將之完全去除，注意晶圓表面不沾水即可。 完成以上流程後，即可開始形成局部場氧化層(field oxide)。首先將晶圓 做標準清洗與浸泡氫氟酸，再送入高溫常壓水平爐管以乾式氧化法成長襯 墊氧化層(pad oxide)200Å，完成後馬上轉管至低壓化學氣相沉積(LPCVD) 水平爐管成長氮化矽(silicon nitride)1500Å。在此襯墊氧化層用來緩衝氮化 矽在矽表面所產生的應力，氮化矽則是當遮蔽層(masking layer)阻擋氧分子 穿透，因此只有未被氮化矽覆蓋的區域下才會形成場氧化層。 接著進入微影(lithography)將主動區定義完成，微影時所採用的設備是
Track自動化光阻塗佈及顯影系統以及I-line光學步進機，以光學顯微鏡確認 光阻圖案無誤後，將露出之氮化矽用乾式蝕刻去除留下底層二氧化矽，再 以離子佈植做通道阻絕(channel stop)，幫助相鄰主動區的絕緣，佈植離子為 BF2+，能量120 KeV，劑量4×1013 cm-2。 之後將主動區上覆蓋之光阻去除，做標準清洗與浸泡氫氟酸後，送入濕 式氧化高溫常壓水平爐管中進行場氧化層5500Å的成長，形成LOCOS結 構，成長完後將晶圓浸泡氫氟酸60秒，使氮化矽表面之二氧化矽剝落，再 將晶圓浸泡至熱磷酸內60分鐘，將晶圓上之氮化矽完全清除。最後送入高 溫常壓水平爐管以乾式氧化法成長犧牲氧化層(sacrificial oxide)300Å再立刻 浸泡氫氟酸300秒剝除，以去除白帶效應(white ribbon effect)，LOCOS製程 至此結束。
要進行表面非晶化的晶圓則使用中電流離子佈植機做能量10KeV劑量
5×1015 cm-2的F+離子或N2+離子佈植，金屬矽化製程的步驟與製作未圖案化
之蕭特基接面相同。最後在晶圓背面沉積TiN(100nm)/Al-Si-Cu(600nm)做為 試片的背電極。
LOCOS formation
N2+or F+, 10KeV, 5E15 cm-2
Metal stack dep. Silicide formation Backside contact SPM dip TiN(100nm)/Al-Si-Cu(600nm)/sub. HF dip + STD clean + HF dip Metal deposition H2SO4dip RTA 400~700℃, 30s. Silicide formation With or w/o PAI
TiN/Ni/Yb/sub.
圖 3.2 圖案化之蕭特基接面製作流程。
3.2 材料分析方法[27][28] (Ⅰ)X光繞射分析(X-ray Diffraction, XRD) 圖 3.4 X光經晶體繞射示意圖。 當X光(波長為λ)以一角度θ照射在一晶體表面時(如圖3.4)，入射之X光 與O和P處的原子作用而造成散射，若θ角符合布拉格公式(Bragg’s equation)： θ λ 2dsin n = (3.1) 其中n為整數，則發生建設性干涉，產生繞射圖形。透過X光繞射儀可得到 繞射光譜，由其中繞射峰的位置(以θ或2θ表示)很容易就能利用布拉格公式 計算出晶格平面間距d，而繞射峰的強度則與每組平面的原子反射中心的數 目與種類有關。因此，每個晶體物質都有其獨特的繞射光譜，若未知物與 已知物的繞射光譜能完全匹配，則二者可認定含相同化學成分，故能據此 來定性鑑定晶體化合物。一般是將未知物質之繞射光譜與國際性粉末繞射 標準委員會(Joint Committee on Powder Diffraction Standards, JCPDS)所建立 的資料使用Hanawalt方法進行鑑定，若未知物中含有兩種以上的晶體化合
物，鑑定流程就會較為複雜，目前已可用電腦搜尋系統來協助進行比對鑑 定。
本研究使用的X光繞射儀機型為PANalytical X'Pert Pro， 銅靶產生之 射線Kα波長為1.54Å。儀器之操作條件：電壓45kV，電流40mA，X光與薄 膜間的掠角固定為1度，2θ掃瞄範圍為20~80度，掃描速度3°/min。 (Ⅱ)片電阻量測 四點探針是最常用來量測薄膜片電阻的儀器，如圖3.5所示，只要在其 中兩根探針間加以固定的電流，同時量測另兩根探針間的電壓差，就可計 算出片電阻值。較先進的儀器會依序將電流加在P1和P4之間與P1和P3之間， 並改變此兩種組態的電流方向共進行四次量測，以期獲得較準確的結果。 本研究使用金屬膜四點探針量測儀，型號為NAPSON RT-80/RG-80，其 可量測之片電阻值範圍為0.5m~400M Ω/square。 圖 3.5 四點探針量測原理示意圖[29]。
(Ⅲ)掃描式電子顯微鏡(Scanning Electron Microscopy, SEM)分析 掃描式電子顯微鏡主要是以電子束在試片表面作二度空間的掃描，且與 CRT 螢幕的掃描同步，再以偵測器偵測試片表面產生的二次電子(secondary electrons)與背向散射電子(backscattered electrons)，經訊號處理放大後送至 CRT 以形成影像，由於試片表面任意點所產生訊號的強度一一對應到 CRT 螢幕上對應點的亮度，因此試片表面的形態可藉由此種亮點同步成像的方 式表現出來。 試片原子受到入射電子撞擊所釋放出弱鍵結的電子稱為二次電子，其能 量低於50eV，只有距離試片表面約 50~500Å 內產生的二次電子才有機會逃 離試片而被偵測到，所以偵測到二次電子的數量會受試片表面起伏狀況的 影響，故由二次電子影像可觀察出試片表面的形貌特徵。而背向散射電子 是入射電子與試片原子發生彈性碰撞而逃離試片表面的高能量電子，背向 散射電子產生的數量會因試片原子的種類而有所差異，試片中平均原子序 越大的區域所釋放出的背向散射電子越多，背向散射電子影像也就越亮， 因此利用背向散射電子影像觀察表面平滑，卻有微區元素組成差異的試片 特別有用。 本 研 究 使 用JOEL JSM 6500-F 熱 場 發 射 電 子 顯 微 鏡 ， 加 速 電 壓 0.5~30kV，影像解析度可達1.5nm，放大倍率25~500000倍，傾斜角度範圍 -5~+15度，可旋轉360度，可偵測二次電子及背向散射電子訊號，真空度為
5×10-8Pa。
(Ⅳ)歐傑電子能譜儀(Auger Electron Spectrometer, AES)分析
歐傑電子儀是利用電子束照射試片表面，以激發表面原子產生歐傑電 子，量測分析歐傑電子的特性動能後，可研判出表面原子的種類。在一般 狀況下，約95%的歐傑電子訊號來自試片表面約5nm的深度範圍內，若以電 子束激發歐傑電子的同時，利用離子束濺蝕試片以產生新的表面，每個新 表面所測得的歐傑電子能譜反應出試片內不同深度之元素組成，以濺蝕時 間(etch time)為橫軸，電子訊號強度為縱軸作關係圖，便可得知試片表面至 內層的元素組成分佈，但此種縱深成分分析法具破壞性，一旦經縱深分佈 分析過的試片，將無法回復原始表面的特性。 歐傑電子的產生原理如圖3.6所示，當原子內層之K電子軌域受到入射電 子激發而產生一游離電子，K軌域即出現一電洞，為了降低處於激態的游離 原子能量，較高能階的L軌域電子會移至低能階填補此電洞並釋放出能量， 釋出的能量即為L與K軌域的位能差EL-EK，此能量可轉移給上層M軌域的電 子，若轉移能量大於M軌域電子之束縛能EM時，該電子將脫離原子核進入 自由態，此脫離的電子即為歐傑電子，其動能EKLM可用下式表示 M K L KLM E E E E = − − (3.2)
不同元素會有不同的EK、EL及EM，EKLM亦將不同，所以檢測歐傑電子的動
傑電子，所以氫與氦兩種原子序小於三的元素無法使用歐傑電子儀鑑定。
圖 3.6 歐傑電子產生原理示意圖。
本研究使用VG Scientific Microlab 310F歐傑電子能譜儀，其電子 能 量 分 析 器 為Concentric Hemispherical Analyzer(CHA) ， 解 析 度
0.02%~2%，可偵測元素 Li~U(原子序 3~92)，入射離子為Ar+，真空度
約10-9 torr。
(Ⅴ)二次離子質譜儀(Secondary Ion Mass Spectrometer, SIMS)分析
二次離子質譜儀的運作原理為控制離子束(一次離子，如Cs+或O2+)來撞
擊試片表面，引起表層原子被撞濺出而脫離試片，其中大多數是不帶任何 電荷的中性粒子，小部份為帶正(負)電的離子(二次離子)，經質譜儀分析 後可提供試片在縱深方向的組成分佈，屬破壞性分析。
Mass Spectrometer，質量解析度 20000，離子源有 Cs+及O2+，真空度約
10-9 torr。
(Ⅵ)穿透式電子顯微鏡(Transmission Electron Microscope, TEM)分析
穿透式電子顯微鏡是利用高能量的入射電子穿過樣品，偵測其所產生的 彈性散射電子與非彈性散射電子，來得到材料內部微結構、成分及鍵結的 訊 息 ，TEM 配 有 X 射 線 能 量 散 佈 分 析 儀 (Energy Dispersive X-ray Spectrometer, EDS)，可定性定量分析極小區域的化學成分。
本研究使用的TEM機型為 JEOL, JEM-2010F，加速電壓 200kV， 放 大 倍 率2000~1500000倍，EDS機型為 OXFORD INCA，解析度 136eV，
可 偵 測 原 子 序5~92的元素。 3.3 電性量測分析 利用Keithley 4200半導體元件參數分析儀量測蕭特基接面試片的電特 性，分為以下兩部分。 (Ⅰ)接面面積漏電和邊界漏電分析 漏電流的來源可分成兩大類，一是由接面的平面引發，二是由接面的邊 緣引發，面積漏電(IRA)與邊界漏電(IRP)關係如下式所示 RP RA RP RA R I I A J P J I = + = × + × (3.3) A是接面面積，P是接面周長，JRA是面積漏電密度，JRP是邊界漏電密度，本
研究將對四種不同面積的接面測量其逆偏電壓2V時之漏電流IR，接面面積 分別為100μm×100μm、200μm×200μm、300μm×300μm及1000μm×1000μm， 並以P/A為x軸、JR為y軸作圖後取線性回歸，回歸線與y軸的截距即為JRA而 斜率則為JRP。 (Ⅱ)蕭特基位障高度量測[30] 由式(2.7)可知蕭特基接面的飽和電流密度Js之值為 ⎟ ⎠ ⎞ ⎜ ⎝ ⎛− = kT q T A J B s φ exp 2 * (3.4) 本研究將量測蕭特基接面的J-V 特性，由 log(J)-V 圖中順向偏壓線性區外插 至V=0 可得到 Js，再利用 ) ln( 2 * s B J T A q kT = φ (3.5) 即可計算出蕭特基位障高度，對於半導體為p型矽之蕭特基接觸而言，A*之 值近似32(A/cm2-K2)[31]。
第四章
實驗結果與討論
4.1 非晶化離子佈植矽基板對退火後鐿原子聚集在矽化鎳表面的抑制 有相關研究嘗試利用稀土金屬降低矽化鎳與矽間的蕭特基位障高度 φb，退火後卻發現大部分稀土金屬原子分佈在矽化鎳表面而非堆積於矽化鎳 與矽之間，推測此現象可能與稀土金屬矽化物薄膜形成的孔洞缺陷有關。 從表1.1 中得知，稀土金屬矽化物形成時的主要擴散物並非金屬原子，而矽 化鎳形成時的主要擴散物是鎳原子，故鎳在加熱退火時的擴散速度較稀土 金屬快，若形成的稀土金屬矽化物薄膜有嚴重的孔洞缺陷，鎳原子即能輕 易由此往矽基板擴散而在下方形成矽化鎳，最後造成稀土金屬原子分佈在 矽化鎳表面的情形(圖 4.1)。 Temp. range(℃) D0(cm 2/s) Ea(eV) Mechanism Reference
Yb 1100-1250 3×10-2 3.0 Vacancy 32 Ni 450-800 0.1 1.9 Interstitial 33 表 4.1 鐿與鎳在矽中的擴散係數( Ea kT e D D= 0 − / )與機制。 已有研究指出在沉積稀土金屬之前或之後沉積一層非晶矽薄膜，如此後 續形成稀土金屬矽化物時即可抑制孔洞缺陷的產生[34]-[36]，為了不增加製 程的複雜度，本研究以離子佈植將矽基板表面先非晶化，嘗試達到抑制矽
化鐿孔洞缺陷產生的目的，來解決退火後鐿原子分佈在矽化鎳表面的問 題。所佈植的離子為N2+與F+，已有研究指出此兩種離子對增加矽化鎳的熱 穩定性有幫助[37][38]，原因皆與鎳原子的擴散受到阻礙有關，或許也能夠 達成本研究抑制鎳原子往矽基板擴散的目的。 圖 4.1 退火後鐿原子分佈在矽化鎳表面之過程示意圖(a)金屬沉積完成(b)退火時矽化 圖 4.1 鐿孔洞缺陷形成，鎳原子往矽基板擴散(c)矽化鐿下方形成矽化鎳。 (a) (b) (c)
圖 4.2 TiN/Ni(10nm)/Yb(10nm)/p-Si 經 550℃、30 秒退火後之 AES 縱深成份分析(a)矽
圖 4.1 基板未經非晶化佈植(b)矽基板經 N2+非晶化佈植。
(a)
圖4.2(a)為 p 型矽基板上沉積 TiN/Ni(10nm)/Yb(10nm)經 550℃、30 秒退 火後之AES 縱深成份分析，顯示鐿原子於加熱退火後確實分佈在矽化鎳的 表面；圖4.2(b)為經 N2+非晶化佈植(能量 10KeV，劑量 5×1015 cm-2) 的 p 型 矽基板，同樣於其上沉積TiN/Ni(10nm)/Yb(10nm)經 550℃、30 秒退火後做 AES 縱深成份分析，結果並未發生鐿原子分佈在矽化鎳表面的情況。故非 晶化佈植確實有助於將鐿原子保留在矽化鎳與矽基板之間。 4.2 非晶化佈植對矽化鐿熱穩定性的影響 對金屬矽化物而言，片電阻值的大小是一項重要的特性，會受金屬矽化 物的種類、薄膜厚度與介面粗糙度的影響而有所變化，所以可藉由片電阻 的量測配合XRD晶體繞射分析觀察金屬矽化物於不同退火溫度形成的相變 化過程，得知其薄膜的熱穩定性是否良好。 圖4.3顯示經過不同非晶化佈植條件處理的p型矽晶圓，其上沉積 TiN/Yb(20nm)及TiN/Ni(20nm)(對照組)，接著在六個不同溫度下退火(時間皆 為30秒)形成金屬矽化物薄膜並浸泡硫酸後所量測之片電阻數據。由此圖得 知，有經離子非晶化佈植的試片，矽化鐿薄膜之片電阻值普遍較低，且不 同退火溫度間的片電阻值變化幅度也較小。經過F+離子非晶化佈植(能量 10KeV，劑量5×1015 cm-2)的試片在400℃及500℃退火後的矽化鐿片電阻值約 為160Ω/square ， 但 在 600℃ 、 700℃ 及 800℃ 退 火 後 片 電 阻 值 均 上 升 至 320Ω/square以上，表示其晶相可能發生轉變。而用N2+離子非晶化佈植(能量 10KeV，劑量5×1015 cm-2)的試片在500℃~800℃退火後片電阻值皆分佈在
180Ω/square左右，算是相當穩定，且可觀察到N2+佈植劑量較高的試片，熱 穩定性也較好。 Temperature (oC) 400 500 600 700 800 900 S h e e t R e s ist a n ce ( Ω/ sq .) 100 101 102 103 104 105 106 N2+ : 10KeV, 5E15 cm-2 Without PAI N2+ : 10KeV, 1E15 cm-2 F+ : 10KeV, 5E15 cm-2 圖 4.3 不同非晶化佈植條件與退火溫度形成矽化鐿之片電阻分析。 圖4.4為未經非晶化佈植形成矽化鐿之X光繞射圖，由此圖得知在600℃ 退火後開始形成YbSi及YbSi1.8結晶，圖4.3也顯示此溫度所得到之片電阻值 (約250Ω/square)較400℃與500℃退火後降低許多。圖4.5為透過光學顯微鏡 觀察矽化鐿薄膜表面，可發現在600℃退火後形成的矽化鐿薄膜有孔洞缺陷 產生，使表面粗糙度劣化。由圖4.6、4.7的觀察可證實，不論是用N2+或F+ 離子做非晶化佈植，都有抑制矽化鐿薄膜上孔洞缺陷產生的效果。 YbSi2-x Ni silicides
2-Theta(deg.) 20 30 40 50 60 70 80 In te n s it y( A.U .) 400oC 500oC 600oC 700oC 800oC 900oC (100) YbSi1.8 (101) YbSi1.8 (110) (200) YbSi (102) (201) (112) YbSi1.8 YbSi 1.8 YbSi1.8 YbSi1.8 (240) YbSi 圖 4.4 未經非晶化佈植之矽化鐿薄膜 X 光繞射圖。 圖 4.5 未經非晶化佈植 600℃退火後矽化鐿薄膜之光學顯微鏡表面觀察。
圖 4.6 (a)N2+(b)F+非晶化佈植後 600℃退火形成矽化鐿薄膜之光學顯微鏡表面觀察，佈 圖 4.5 植條件皆為能量 10KeV，劑量 5×1015
cm-2。
(b) (a)
圖 4.7 (a)N2+(b)F+非晶化佈植後 600℃退火形成矽化鐿薄膜之 SEM 表面觀察，佈植條 圖 4.6 件皆為能量 10KeV，劑量 5×1015
cm-2。
(a)
圖4.3 已觀察到，經 F+離子非晶化佈植的試片在 600℃、700℃及 800℃ 退火後片電阻值有上升的現象。由XRD 晶體繞射分析，如圖 4.8 所示，經 F+佈植的試片在 400℃及 500℃退火後有 YbSi 及 YbSi1.8兩種結晶形成，但 在600℃、700℃及 800℃退火後，YbSi 轉變為 YbSi1.8的結晶相態，故而造 成片電阻上升的情形。但用N2+非晶化佈植的試片在 500℃~800℃退火後並 沒有YbSi 變成 YbSi1.8的情況發生，如圖4.9 所示，也因此片電阻值都相當 穩定。 2-Theta(deg.) 20 30 40 50 60 70 80 In te n s ity (A.U.) 400oC 500oC 600oC 700oC 800oC 900oC (100) YbSi1.8 (101) YbSi1.8 (110) YbSi1.8 (200) (240) YbSi YbSi (102) (201) (112) YbSi1.8 YbSi1.8YbSi
1.8 (111) Si (202) (202) (200) (200) (202) YbSi1.8 YbSi1.8 YbSi1.8 YbSi1.8 YbSi1.8 圖 4.8 F+離子非晶化佈植後形成矽化鐿之 X 光繞射圖。
2-Theta(deg.) 20 30 40 50 60 70 80 In te n s ity (A.U .) 400oC 500oC 600oC 700oC 800oC 900oC (100) YbSi1.8 (101) YbSi1.8 (220) Si (200) (240) YbSi YbSi (102) (201) (112) (001) YbSi1.8
YbSi1.8 YbSi1.8 YbSi
1.8 圖 4.9 N2+離子非晶化佈植後形成矽化鐿之 X 光繞射圖。 4.3 非晶化佈植對矽化鐿接面漏電流的影響 透過製作矽化鐿－矽接面蕭特基二極體並量測其逆偏電壓 2V 時之電 流，可分析非晶化佈植對矽化鐿－矽接面漏電流之影響。圖 4.11、4.12 為 TiN/Yb(20nm)/Si 經 600℃、700℃退火 30 秒形成矽化鐿接面之漏電流分析 圖，從圖中趨勢線與y 軸的截距大小，可得知 N2+與 F+非晶化佈植並沒有因 為離子植入造成過多的缺陷而導致接面漏電流 JA增加的結果，推測其原因 為佈植之離子在加熱形成金屬矽化物時會由矽基板中向表面擴散，阻絕氧 原子與金屬矽化物薄膜作用，減輕金屬矽化物/矽介面的粗糙度[39]，而得 以抑制接面漏電流。700℃退火後，接面漏電流 JA有明顯減少的情形，可能
是因為此溫度提供的能量足以消除離子植入造成的部分缺陷，而形成漏電 流更低的介面。表4.2 顯示 N2+與 F+非晶化佈植退火形成矽化鐿接面之漏電 流 JA相當接近，加上對矽化鐿熱穩定性的考量，故後續實驗選擇以 N2+做 非晶化佈植。
RTA 500
oC
P/A (1/cm) 0 100 200 300 400 500 L eak ag e c u rr en t d en s it y, J R (A/c m 2 ) 10-3 10-2 10-1 100 101 102 F+: 10KeV, 5E15cm-2 N2+: 10KeV, 5E15cm-2J
R=J
A+(P/A)J
P A:(100μm)2,(200μm)2,(300μm)2,(1000μm)2 Bias:2V 圖 4.10 500℃退火形成矽化鐿接面之漏電流分析。RTA 600
oC
P/A (1/cm) 0 100 200 300 400 500 L eak ag e c u rr en t d en s it y, JR (A/c m 2 ) 10-3 10-2 10-1 100 101 Without PAI F+: 10KeV, 5E15cm-2 N2+: 10KeV, 5E15cm-2J
R=J
A+(P/A)J
P A:(100μm)2,(200μm)2,(300μm)2,(1000μm)2 Bias:2V 圖 4.11 600℃退火形成矽化鐿接面之漏電流分析。RTA 700
oC
P/A (1/cm) 0 100 200 300 400 500 L e ak a g e c u rr en t d e n s it y, JR (A /c m 2 ) 10-5 10-4 10-3 10-2 10-1 Without PAI F+: 10KeV, 5E15cm-2 N2+: 10KeV, 5E15cm-2J
R=J
A+(P/A)J
P A:(100μm)2,(200μm)2,(300μm)2,(1000μm)2 Bias:2V 圖 4.12 700℃退火形成矽化鐿接面之漏電流分析。RTA temp. JA(A/cm 2) (N2+ PAI) JA(A/cm2) (F+ PAI) JA(A/cm2) (WithoutPAI) 500℃ 2.1×10-2 4.1×10-3 - 600℃ 3.1×10-3 4.5×10-3 5.6×10-3 700℃ 3.3×10-5 3.0×10-5 8.5×10-5 表 4.2 N2+與 F+非晶化佈植退火形成矽化鐿接面之漏電流 JA比較。 4.4 鎳、鐿堆疊結構形成金屬矽化物及蕭特基位障調變之探討 本研究實驗所得之矽化鐿薄膜片電阻值跟矽化鎳相較高出許多，為了製 作出同時具備低片電阻與低接觸電阻的蕭特基接面，我們嘗試用鎳、鐿堆 疊結構來形成金屬矽化物。首先我們研究鎳、鐿不同厚度堆疊結構形成金 屬矽化物的熱穩定性，在N2+非晶化佈植完成(能量10KeV，劑量1×1015cm-2) 的 矽 基 板 上 ， 沉 積TiN/Ni(5nm)/Yb(15nm) 或 TiN/Ni(10nm)/Yb(10nm) 或 TiN/Ni(15nm)/Yb(5nm)三種不同的金屬堆疊，鎳與鐿的總厚度固定為20奈 米，不同溫度退火30秒並浸泡硫酸後量測其片電阻值，數據如圖4.13所示， 片電阻最低的堆疊結構是TiN/Ni(10nm)/Yb(10nm)，經500℃~800℃退火後片 電 阻 值 分 佈 在14~37Ω/square 之 間 ， 其 次 是 TiN/Ni(5nm)/Yb(15nm) ， 500℃~800℃退火後片電阻值分佈在48~79Ω/square之間。
Temperature (oC) 400 500 600 700 800 900 S h eet R es is tan c e ( Ω /s q .) 100 101 102 103 104 105 106 TiN/Ni(20nm) TiN/Ni(5nm)/Yb(15nm) TiN/Ni(10nm)/Yb(10nm) TiN/Ni(15nm)/Yb(5nm) 圖 4.13 不同鎳、鐿堆疊結構對金屬矽化物熱穩定性的影響。 TiN/Ni(15nm)/Yb(5nm)經 500℃~800℃退火後片電阻值大於另兩種堆疊 結構，推測其原因為鐿沉積的厚度若太薄，矽化鐿薄膜的表面平整度也將 受到影響，甚至更容易產生孔洞缺陷，使鎳原子由此往矽基板擴散，而非 在表面形成片電阻較低的矽化物。 為了驗證此推論，經500℃退火的三個不同金屬堆疊的試片接著做 SIMS 縱深成份分析，其結果如圖 4.14-4.16 所示，TiN/Ni(15nm)/Yb(5nm)堆疊形 成的矽化物確實有發現較嚴重的鐿分佈在矽化鎳表面的情形；另兩種Yb 沉 積厚度在10nm 以上的堆疊結構則無此現象，此外，鎳留在表面的多寡也與 沉積的鎳厚度成正相關，對片電阻值有影響。
圖 4.14 TiN/Ni(5nm)/Yb(15nm)500℃退火後之 SIMS 縱深成份分析。
圖 4.16 TiN/Ni(15nm)/Yb(5nm)500℃退火後之 SIMS 縱深成份分析。
圖 4.17 為在 N2+非晶化佈植完成(能量 10KeV，劑量 1×1015cm-2)的矽基
板上，沉積TiN/Ni(10nm)/Yb(10nm)，經 550℃退火 30 秒後之 TEM 及 EDS
分析，由於離子佈植劑量較少的關係，並未完全抑制退火時鎳原子往矽基
板擴散，導致介面有 NiSi2形成，但 Yb 在介面仍有與 Ni 相當的含量。圖
4.18 則是未經離子非晶化佈植的對照，鎳原子往矽基板擴散的情形更為嚴 重。
圖 4.17 經 N2+非晶化佈植(劑量 1×1015cm-2)，沉積 TiN/Ni(10nm)/Yb(10nm)550℃退火
圖 4.18 未經離子非晶化佈植，沉積 TiN/Ni(10nm)/Yb(10nm)550℃退火 30 秒後之 TEM
為了得到N2+非晶化佈植後鎳、鐿堆疊形成金屬矽化物的蕭特基位障高 度，我們製作了蕭特基二極體並量測其電壓電流特性。圖4.20-4.22 為各種 金屬堆疊結構蕭特基二極體的J-V 關係圖，由表 4.6 可得知 Ni(5nm)/Yb(15nm) 的堆疊於 500℃退火後可獲得較低的蕭特基位障高度 φbn(0.55eV)，而 Ni(10nm)/Yb(10nm)堆疊於 400℃退火後雖有最低之 φbn(0.53eV)，但圖 4.13 顯示其薄膜片電阻值偏大。而由表 4.7 得知，對照組 TiN/Yb(20nm)形成的 蕭特基二極體φbn最低僅有0.35eV(700℃退火後)。由目前的實驗結果推測， 鐿若占金屬堆疊結構的厚度越厚，越能使鐿原子留在矽化鎳與矽基板之 間，故可得到較低的蕭特基位障高度φbn，但矽化物薄膜之片電阻值會相對 上升。
Voltage (V) -2 -1 0 1 2 C u rr e n t de ns ity ( A /c m 2 ) 10-3 10-2 10-1 100 101 102 RTA 400oC RTA 500oC RTA 600oC RTA 700oC linear fit 圖 4.19 TiN/Ni(20nm)退火形成蕭特基二極體之 J-V 關係圖。
RTA temp. Is(A) φbn(eV)
400℃ 4.8×10-5 0.71
500℃ 4.3×10-5 0.71
600℃ 3.6×10-5 0.71
700℃ 4.0×10-5 0.71
Voltage (V) -2 -1 0 1 2 C ur re nt de ns it y (A /c m 2 ) 10-8 10-7 10-6 10-5 10-4 10-3 10-2 10-1 100 101 102 RTA 400oC RTA 500oC RTA 600oC RTA 700oC linear fit 圖 4.20 TiN/Ni(15nm)/Yb(5nm)退火形成蕭特基二極體之 J-V 關係圖。
RTA temp. Is(A) φbn(eV)
400℃ － －
500℃ 4.2×10-6 0.65
600℃ 2.8×10-5 0.70
700℃ 3.5×10-5 0.71
Voltage (V) -2 -1 0 1 2 C u rr e nt de ns it y ( A /c m 2 ) 10-6 10-5 10-4 10-3 10-2 10-1 100 101 102 103 RTA 400oC RTA 500oC RTA 600oC RTA 700oC linear fit 圖 4.21 TiN/Ni(10nm)/Yb(10nm)退火形成蕭特基二極體之 J-V 關係圖。
RTA temp. Is(A) φbn(eV)
400℃ 3.8×10-8 0.53
500℃ 4.4×10-6 0.65
600℃ 2.0×10-5 0.69
700℃ 2.1×10-5 0.69
Voltage (V) -2 -1 0 1 2 C ur re nt de ns it y ( A /c m 2 ) 10-6 10-5 10-4 10-3 10-2 10-1 100 101 102 103 RTA 400oC RTA 500oC RTA 600oC RTA 700oC linear fit 圖 4.22 TiN/Ni(5nm)/Yb(15nm)退火形成蕭特基二極體之 J-V 關係圖。
RTA temp. Is(A) φbn(eV)
400℃ 6.3×10-8 0.54
500℃ 8.0×10-8 0.55
600℃ 3.0×10-6 0.64
700℃ 4.9×10-6 0.66
Voltage (V) -2 -1 0 1 2 Cu rre n t d e n s it y (A/ c m 2 ) 10-8 10-7 10-6 10-5 10-4 10-3 10-2 10-1 100 101 102 RTA 400oC RTA 500oC RTA 600oC RTA 700oC linear fit 圖 4.23 TiN/Yb(20nm)退火形成蕭特基二極體之 J-V 關係圖。
RTA temp. Is(A) φbn(eV)
400℃ 2.0×10-8 0.51
500℃ 9.0×10-8 0.55
600℃ 9.9×10-8 0.56
700℃ 3.1×10-11 0.35
第五章
結論與未來展望
根據本研究的實驗結果發現，非晶化離子佈植不僅使矽化鐿薄膜能夠平 坦均勻、降低矽化鐿形成所需的溫度、抑制矽化鐿－矽的接面漏電流，因 此對形成矽化鐿蕭特基接面確有好處，也有助於將鐿原子保留在矽化鎳與 矽基板之間。由鎳、鐿堆疊結構熱穩定性及蕭特基位障調變結果顯示，堆 疊結構中若鐿沉積的厚度越厚，蕭特基位障也就越低，但代價是矽化物薄 膜 之 片 電 阻 值 會 升 高 。 經 N2+ 非 晶 化 佈 植 之 矽 基 板 沉 積 TiN/Ni(5nm)/Yb(15nm)堆疊於 500℃、30 秒退火後可獲得較低的蕭特基位障 高度φbn(0.55eV)，比矽化鎳之φbn(0.71eV)下降了 23%。 本實驗尚有兩個問題有待解決，在本文4.2中，所測得之矽化鐿薄膜片 電阻值不在合理範圍內(YbSi2-x之電阻係數約為34μΩ．cm)，且矽化鐿之生 成溫度需達600℃，較表1.1指出的350℃高出許多，可能與矽基板表面的原 生氧化層未完全清除有關[40]。此外，由於SiGe的能隙約只有Si的一半，利 用Ge離子做非晶化佈植也許另有改變半導體能隙大小的效果，使蕭特基能 障進一步降低，是未來值得研究的方向。參考文獻
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![表 1.1 低φ bn 或低φ bp 之金屬矽化物的特性比較[11]。 1.4 論文架構 本論文共有五個章節：第一章為序論，包含金屬矽化物與蕭特基位障電 晶體的文獻回顧及研究動機；第二章為理論介紹，針對金屬與半導體接觸 及蕭特基接面電流傳導機制做簡單的說明；第三章為實驗步驟與分析方法 原理，包含未圖案化之蕭特基接面及鎳鐿堆疊蕭特基二極體的製作和材料 分析及電性量測的部份；第四章為實驗結果與討論，針對非晶化佈植對蕭 特基接面的熱穩定性及漏電流的影響加以探討，並利用鎳鐿堆疊蕭特基二 極體的電特性求得蕭特基](https://thumb-ap.123doks.com/thumbv2/9libinfo/8741583.204294/20.892.139.802.161.743/本論文共有第一章為序疊蕭二極體和材分析及電性量測的部份特基.webp)
