每单元存储双比特数据的闪存程序存储器设计

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硕士学位论文

180纳米工艺嵌入式每单元存储双比特数据的闪存程序存储器设计

姓名：李强申请学位级别：硕士专业：电子与通信工程

指导教师：李翔;唐伟 20060701

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180 纳米工艺嵌入式

每单元存储双比特数据的闪存程序存储器设计

摘要

最早出现于 20 世纪 60 年代的半导体存储器件现如今在半导体器件市场占有相当大的比重，它们被广泛的应用于计算机、通讯、交通、

航天等领域。Flash Memory（快闪存储器^[1]）作为现如今最成熟的非挥发性半导体存储器已成为应用最广泛的存储器之一。它以其高密度、非挥发、擦写易实现等诸多独特的优点在存储器市场中占据重要的地位。

随着半导体制造工艺技术的不断进步，快闪存储器芯片内存储单元的制造尺寸大幅缩小，集成度显著提高，有效满足了市场对大容量存储器芯片的需求。目前，180 纳米的工艺正被广泛应用于各种快闪存储器芯片的设计和制造。

为了更有效地降低快闪存储器的成本，提高容量，一种新型的快闪存储器技术应运而生。它不同于以往的一个存储单元只能保存一个比特数据的传统存储器，而是实现了每个物理存储单元可以存储两个甚至多个比特数据，大大提高了存储器的密度，也就是相当于用现如今流行的存储器的一半的芯片面积就可以获得相同的存储容量。

近几年来，随着 SOC(片上系统^[2])的兴起，嵌入式快闪存储器正得到长足的发展和广泛的应用。本文阐述的就是 180 纳米工艺每单元可存储两个比特数据的应用于 ARM 处理器芯片的嵌入式快闪存储器的设计过程。

首先，基于这种新型的每单元可存储两个比特数据的存储单元的特点及其如何实现读、写、擦的操作过程，设计出实现这些操作的架构，

从而进行各个功能模块的划分和各项参数的设定。

其次，存储单元阵列的设计是存储器产品设计中的核心内容。本文

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阐述了一种全新的阵列设计方法：根据存储单元的特点和客户的需求，

充分利用“扇区”^[3]的概念，将存储器以扇区为单位进行分割，并靠全局位线实现整个阵列的衔接和组合。从而既满足了各项设计要求，又避开了存储单元固有的缺点所带来的不利影响。

再有，在存储器产品设计中，字线和位线的解码是除了阵列设计以外最为重要的一部分，关系着整个产品的芯片面积和性能。本文提出了针对以往解码电路设计的改进方案，创新地采用了预解码与二次解码加后级驱动的方式实现了字线的解码功能，大大压缩了面积，使得在 0.4 微米的高度内（每条字线所占的高度）实现字线解码电路的版图设计成为可能，从而达成了字线的解码电路与字线间形成一一对应进行驱动的效果，提高了字线的建立速度。而对于位线解码电路的设计，本文借鉴了字线的分级进行解码的方式，共分三级实现了解码功能，更是根据精密的计算很好的控制了解码电路中的各个器件的尺寸，压缩了位线解码电路的版图高度，从而即节省了面积，又能很好的满足各项要求。

最后，状态机^[4]是整个存储器芯片中的中央处理器。本文采用同步的时序控制方式设计了这一存储器中的核心部件，弥补了以往设计中较难控制时序的缺陷，顺利的实现了存储器擦写过程的各个状态之间的转换。除此以外，还设计出数个功能更完备的标准单元，使状态机的设计更加简洁，使得这一复杂的逻辑电路更易实现，更易查错，更易修改。

关键字：快闪存储器，每单元双比特，字线，扇区，状态机

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180NM PROCESS EMBEDDED ONE CELL TWO BIT

CORE FLASH MEMORY DESIGN

ABSTRACT

The semiconductor memory was invented in 1960’s. Now the proportion of it is more and more larger in the semiconductor memory market. It is used in the field of computer, communication, traffic, space flight etc. widely. As we all know, Flash memory ^[1], as the most full-blown non-volatilization semiconductor memory, is used most widely. And it is very important in the memory market because of its high density, to be programmed and erased easily, non-volatilization etc.

Along with the development of semiconductor fabrication technology, the area of the memory cell in flash memory chip is reduced, the integration is improved, then the flash memory can meet the demand of the market for large density. Now, 180ns is used in the fabrication of the flash memory widely.

In order to reduce the cost of flash memory and improve the density, a new type of flash memory was invented. It is different with the traditional flash memory in which one flash memory cell only can save one bit data. It can save two or more than two bits data in one cell. So it enlarged the density of the memory. It can use the one half of memory chip area to save the same information now.

Nowadays, along with the development of SOC ^[2], embedded flash memory is being developed and used widely. The thesis will descript how to design a embedded flash memory to meet the ARM processor’s requirement based on the new type flash memory cell which can save two bits data using 180ns process.

First of all, based on the new type flash memory’s characterization and

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the progress how to fulfill the read, program and erase, to design the architecture of the three operations to decide the division and specification of every function element.

Secondly, the design of flash memory array is the most important work in the design of memory. And it is the key factor whether the design is successful or not. Based on the characterization of the cell and customer’s requirement, to use the idea about sector ^[3] well to separate the array to several sector and integrate the sectors use the global bit lines so that the design can meet all of the specification and this avoid the effect because of the cell’s inherent defect.

Besides of this, the design of the word and bit lines’ decoder is the most important except array design. It affects the area and performance of the whole chip. Improving the design of the old decoder innovatively, to adopt the pre-decoder, the second decoder and the final driver to decode the word lines of the array so that the layout area of decoder is reduced. Then the height of the decoder’s layout is less than 0.4um so that every word line can be drive by one driver and the setup time of word line is reduced. Improving the design of bit line’s decoder, to adopt the hierarchical decoder following the word lines’ decoder, to separate the bit lines decoder to 3 levels and reduced the MOS size in the bit lines’ decoder based on the close calculation.

The layout area of bit lines’ decoder is reduced again. The set up time and the voltage loss on it meet the specification.

Finally, state machine ^[4] is the CPU of the whole memory. To adopt the synchronous clock to design the core, it makes up the bug that the timing is not controlled easily in the old design and can transfer the states in the program and erase flow. Except this, to design several standard cells, it make the design, debug, and modification of state machine easy.

KEY WORDS: flash memory, one cell two bits, word line, sector, state machine

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上海交通大学学位论文原创性声明

本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。

学位论文作者签名：

李强

日期：2006 年 9 月 23 日

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本学位论文属于

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学位论文作者签名：

李强

指导教师签名：

李翔

日期：2006 年 9 月 23 日日期：2006 年 9 月 23 日

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第一章绪论

1.1 引言

最早出现于 20 世纪 60 年代的半导体存储器件现如今在半导体器件市场占有相当大的比重，它们被广泛的应用于计算机、通讯、交通、航天等领域。众所周知，

几乎在每个电子系统里，都会有一些信息需要被永久储存，换而言之，也就是这些信息必须在电源断开的情况下仍能得到保持，所以通常所说的非挥发性存储器应运而生。Flash Memory（快闪存储器^[1]）作为现如今最成熟的非挥发性半导体存储器已成为应用最广泛的存储器之一。它以其独特的优点在存储器市场中占据一席之地。

随着半导体工艺水平的提高，最小线宽从一开始的数十微米已发展到现在的 0.09 微米左右。可以预计半导体存储器的发展将越来越迅速，主要体现在以下几个方面：大容量，高速度，低功耗。

1.2 半导体存储器件的分类

半导体存储器的类型很多，有很多种划分方式。根据存储器读取数据的方式可分为顺序存储器和随机存储器两大类^[5]，通常所说的磁带、VCD、DVD 等都属于顺序存储器，读取必须按照一定的顺序，而 SRAM 、DRAM 属于随机存储器，可以任意的读、写数据。一般来讲，顺序存储器存储大容量的数据，而随机存储器多用在对速度要求较高的电路中。根据存储器所用的材料又可分为磁性存储器、光电存储器和固态存储器。PC 中的硬盘、软盘都属于磁性存储器， DVD、VCD 属于光电存储器，固态存储器就是利用 NMOS、CMOS 等电路来存数据， DRAM、SRAM、

FLASH 就属于固态存储器。近几年来又涌现出一种铁电存储器（FRAM），利用自由原子只有两个稳定状态来存储数据。

在半导体业界，半导体存储器一般指的是固态存储器。它又可划分为两类：一类为挥发性存储器，另一类为非挥发性存储器。挥发性存储器使用有源器件，存储的信息掉电后会消失；但它可以同时提供读、写功能和有可比性的读、写时间，因此它是最灵活的一种存储器。静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）都属于挥发性存储器，但它们存储原理不同。其中，SRAM 是利用一个带正反馈的触发器来存储数据信息的，而 DRAM 是利用电容上的电荷来存储数

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据信息的，由于电容存在一个电荷泄放的问题，所以对于 DRAM 需定时刷新以弥补被泄放的电荷，从而使存储的信息不被破坏，所以称之为动态 RAM。

非挥发性存储器的存储信息掉电后仍然存在，所以称这一类存储器为非挥发性存储器，它主要被用于计算机、航空、远程通讯和消费类电子产品中，用来存储程序和微代码。非挥发性存储器中所存储的数据信息可以是永久不变的（理论上），

或者是可编程的，这取决于存储器件的结构。它主要包括两大类存储器：一类是只读存储器（ROM），另一类为 Flash。在 ROM 中，又可分为掩模式 ROM （Mask ROM）、可一次编程 ROM（PROM）、可擦除可编程 ROM （EPROM）（这一类是指用极紫外光进行擦出的那一类 EPROM ）和电可擦除可编程 ROM

（E²PROM）。Flash 的全称是 Flash E²PROM，虽说它也属于电可擦除可编程 ROM 一类，但由于它近几年发展非常迅速且引人注目，所以一般都把它单独归为一类。

上述的划分可由图 1.1 表示^[6]。

图 1.1 存储器的分类图 Figure 1.1 The class chart of memory

1.3 几种常见的半导体存储器件

1.3.1 挥发性存储器

(1) DRAM (动态随机存取存储器)

优点：高密度和每位的低成本是 DRAM 最主要的优点，它是产量最高的挥发性存储器。

缺点：由于需要对电容进行充放电来进行读写，速度较慢，且定时刷新需消耗

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较多的功耗。

现状：DRAM 的速度比较低的缺点也由于许多新技术的运用而得到了改善，如同步 DRAM（SDRAM）的出现，其刷新速度可达到 8K/64ms，它在保持了 DRAM 的单管单元的高密度的优势的同时还拥有快速的特点，现被广泛地用作计算机中的内存。

(2) SRAM（静态随机存取存储器）

优点：低功耗，高速度，由于 SRAM 不需要定时刷新，故比 DRAM 功耗低。

缺点：存储容量约为 DRAM 的四分之一，故每位成本就约为 DRAM 的四倍。

现状：由于工艺水平的提高，器件几何尺寸的缩小及电路结构的改进而得到了很大的增长，存储密度每三年增加四倍，存储容量现已可达到 18M 位，速度可达 3ns，有效地改善了 SRAM 存储容量小的缺点。高速、高存储容量的 SRAM 主要用作为超级计算机中的主存、小型机和工作站中的缓存、超大规模集成电（VLSI）测试设备中的测试码模式存储器，同时它还被广泛应用于远程通讯如人造卫星，和消费类电子产品如移动电话、存储卡、笔记本电脑、数码照相机和打印机中。

1.3.2 非挥发性存储器

(1) MASKROM(罩幕式存储器)^[7]

MROM 的编程是在集成电路制造中完成的，将需要的晶体管用金属连接到位线上，因此它一旦被编程就无法修改。

缺点：MROM 的优缺点在于它的产量，当需求很大，产量很高时，它是最经济的，成本最低的。但是如果产量低，其经济效益也就会很差。另外，它只可以一次编程，灵活性差。

应用：Mask ROM 的一个典型运用的例子是用在如洗衣机、计算器和游戏机等有固定用途的产品的处理器中，用来存储那些固定程序。

(2) PROM （可一次编程 ROM）

特点：可编程但只能编程一次。如果在编程中出现的一个小小的错误，就会让整个器件报废。

应用：被用于最后的系统测试和调试。

(3) UVPROM 或者 EPROM（极紫外线光可擦除电可编程 ROM）

优点：保存数据时间长。由于浮栅的四周被绝缘性能优良的二氧化硅（SiO2）所包围，所以即使在不加电源电压的情况下，浮栅上被俘获的电子仍能保持很多年

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（一般为十年左右）。EPROM 也有其特有的优点，它的存储单元简单，存储容量可与 DRAM 媲美，这使得其在制造大容量存储器时成本较低。

缺点：擦除速度慢，根据极紫外线光强度的不同需几秒钟到几分钟的不等的擦除时间，而且擦除时还需将其从系统中取出，放到特定的装置中用极紫外线光进行擦除，且只能进行全部擦除，很不方便。此外这种存储器还存在擦除次数有限的缺点，一般仅可擦除 1000 次左右。

应用：适宜用于制造大容量且不需要经常编程的存储器。

(4) E²PROM（电可擦除可编程 ROM）

优点：编程机构的主要优点是其可逆性。擦除速度快，可支持 10⁵擦除/编程周期和可有选择的进行擦除/编程。

缺点：不足之处在于存在如何控制阈值电压的问题，当注入电子到达浮栅上时，会增大器件的阈值电压，而当进行擦除操作时，又会降低 V_T，从浮栅上移去过多的电子，将会导致耗尽型器件的产生，从而使得标准的字线电压无法关断器件，引起错误操作，所以 E²PROM 的存储单元中都包括两个晶体管，一个为浮栅晶体管，用作为存储管，另一个为普通的晶体管，由字线控制，用作为开关管。

E²PROM 比 UVPROM 存储单元所占的面积大，且 E²PROM 中特殊结构的浮栅晶体管的造价很高并难以制造，这些都使得 E²PROM 的每位的成本比 UVPROM 高且存储容量比 UVPROM 小。

应用：作为配置数据和引导代码的存储器。

(5) Flash E²PROM（快闪存储器）

Flash E²PROM 属于 E²PROM 的一种，但其编程擦除机制与 E²PROM 不同，

Flash 的擦除采用的是与 E²PROM 相同的 FN 遂穿效应(Fowler-Nordheim tunneling)，

而编程采用的是与 EPROM 相同的机制即热电子注入效应(hot-electron-injection)或者是 FN 遂穿效应(Fowler-Nordheim tunneling)，具体的分析将在下面几节阐述。Flash 具有非挥发性、高集成度的特点，结合多种存储器件的优点，如图 1.2 所示。

1.4 快闪存储器的特点及发展趋势

快闪存储器是非挥发性存储器 NVM（Non-Volatile Memory），即使在供电电源关闭后仍能保持片内信息；而诸如 DRAM、SRAM 这类挥发性存储器，当供电电源关闭时片内信息随即丢失。

与 EPROM 相比较，快闪存储器具有明显的优势——电可擦除和可重复编程；

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与 EEPROM 相比较，快闪存储器具有成本低、密度大的特点。其独特的性能使其广泛地运用于各个领域，包括嵌入式系统，如 PC 及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理（PDA）^[1]。

世界快闪存储器市场发展十分迅速，其规模接近 DRAM 市场的 1/4，与 DRAM 和 SRAM 一起成为存储器市场的三大产品。Flash Memory 的迅猛发展归因于资金和技术的投入，高性能低成本的新产品不断涌现，刺激了 Flash Memory 更广泛的应用，推动了行业的向前发展。

存储器的发展都具有更大、更小、更低的趋势，这在快闪存储器行业表现得尤为淋漓尽致。借助于先进工艺的优势，Flash Memory 的容量可以更大：NOR 技术已出现 256Mb 的器件，NAND 和 AND 技术已经有 1Gb 的器件；随着半导体制造工艺的发展，主流快闪存储器厂家采用 0.15µm，甚至 0.09µm 的制造工艺。同时芯片的封装尺寸更小：从最初 DIP 封装，到 PSOP、SSOP、TSOP 封装，再到 BGA 封装，

Flash Memory 已经变得非常纤细小巧；先进的工艺技术也决定了存储器的低电压的特性，从最初 12V 的编程电压，一步步下降到 5V、3.3V、2.7V、1.8V 单电压供电，具有更低的功耗。这符合国际上低功耗的潮流，促进了便携式产品的发展。

图 1.2 Flash 特点示意图

Figure 1.2 The scheme of the Flash memory characteristic

1.5 快闪存储器的类型

和其他的存储器件一样，芯片的面积直接影响生产成本，因为这个原因，设计者设计出几种不同的 Flash memory 架构类型，以此来满足不同的功能或应用上的需求。Flash memory 主要有 NOR、NAND 两种类型，各有其不同特性。

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NOR 型（亦称为 Linear 技术）架构电路：NOR 型架构的电路如图 1.3 所示，

在 NOR 型架构中，每一行的存储单元的栅端被连接到同一个字线 (word line) 上，

而每一列的存储单元的漏端被连接到同一个位线 (bit line) 上，这一存储段

（ sector）上所有存储单元的源端被接在一起。根据存储单元的字（word）所包含的位 (bit) 数，重复 8(BIT1~BIT8)次或 16(BIT1~BIT16)次。

图 1.3 NOR 型架构 Figure 1.3 NOR type architecture

NOR 技术架构的 Flash Memory 有如下特点：

（1）速随机读取，允许系统直接从 Flash 中读取代码执行，而无需先将代码下载至 RAM 中再执行；

（2）以单字节或单字编程，但不能单字节擦除，必须以块为单位或对整片执行擦除操作，在对存储器进行重新编程之前需要对块或整片进行预编程和擦除操作。

（3）由于采用 NOR 技术的 Flash Memory 擦除和编程速度较慢，而块尺寸又较大，因此擦除和编程操作所花费的时间很长，在纯数据存储和文件存储的应用中，NOR 技术显得力不从心。

NOR 型快闪存储器现状及应用如下：

NOR 技术快闪存储器是最早出现的 Flash Memory，目前仍是多数供应商支持的技术架构。主要应用在擦除和编程操作较少而直接执行代码的场合，尤其是纯代码存储的应用中广泛使用，如 PC 的 BIOS 固件、移动电话、硬盘驱动器的控制存储器等。AMD 公司的 NORFlash 家族中的最新成员——M29NS128J，是迄今为止采用 NOR 技术生产的工艺为 0.11um 的快闪存储器件，现在市场需求量很大。

NAND 型架构电路：NAND 型架构的电路如图 1.4 所示，与 NOR 型架构相同，NAND 型每一行的存储单元的栅端被连接到同一个字线 (word line) 上，但与

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NOR 型架构不同的是，NAND 型架构每一列位线 (bit line) 由多个存储单元串联而成，最终接地。根据存储单元的字（ word ）所包含的位 (bit) 数，位线重复 8(BIT1~BIT8)次或 16(BIT1~BIT16)次。

图 1.4 NAND 型架构 Figure 1.4 NAND type architecture

NAND 技术架构的 Flash Memory 有如下特点：

（1）以页为单位进行读和编程操作，1 页为 256 或 512B（字节）；以块为单位进行擦除操作，1 块为 4K、8K 或 16KB。

（2）现串行读取。随机读取速度慢且不能按字节随机编程。

（3）片尺寸小，引脚少，是位成本 (bit cost) 最低的固态存储器，突破每兆字节 1 美元的价格限制。

（4）芯片包含有失效块，其数目最大可达到 3~35 块（取决于存储器密度）。失效块不会影响有效块的性能，但设计者需要将失效块在地址映射表中屏蔽起来。

NAND 型快闪存储器现状及应用如下：

Samsung、TOSHIBA 和 Fujistu 支持 NAND 型架构技术 Flash Memory。这种结构的快闪存储器适合于纯数据存储和文件存储，主要作为 SmartMedia 卡 CompactFlash 卡、PCMCIA ATA 卡、固态盘的存储介质，并正成为快闪磁盘技术的核心。Samsung 公司在 1999 年底采用了许多 DRAM 的工艺技术，包括首次采用 0.15µm 的制造工艺来生产开发出世界上第一颗 1Gb NAND 技术快闪存储器。据称这种 Flash Memory 可以存储 560 张高分辨率的照片或 32 首 CD 质量的歌曲，将成为下一代便携式信息产品的理想媒介^[2]。

NOR 型架构与 NAND 型架构性能比较：

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1. NOR 架构在所有架构中所占面积最大；NAND 架构在所有架构中所占面积最小。

2. 读操作性能：NOR 架构支持随机读取，且读取速度快；NAND 架构支持顺序读取，顺序读取速度快，随机读取速度很慢。

3. 编程操作性能：NOR 架构采用热电子注入效应进行编程，编程电流和所需功耗较大；NAND 架构采用 FN 隧道击穿效应编程，编程电流和所需功耗均较低。

4. 擦除操作性能: NOR 架构和 NAND 架构都采用 FN 隧道击穿效应擦除。

5. 应用场合：NOR 架构是存储单元并联，因此具有低电压源、读取速度快的优点，被广泛的应用于程式码的存储，比如 PC 极上 BOIS 程序存储；NAND 架构具有高密度、低成本的优点，可以用来储存资料，如今 MP3 播放器、

数码相机都采用 NAND 架构。

1.6 研究的内容和章节安排

本文中所要研究的内容是快闪存储器的设计。此快闪存储器要采用某国际知名公司的 180 纳米工艺，其存储单元可以同时存储两个比特数据，其规格和各项参数如表 1.1 所示。

表 1.1 快闪存储器的参数表 Table 1.1 Flash memory specification

指标参数

存储器的密度 1M bit, 8 IO 工作电压范围 2.7V~3.6V

工作温度工业标准 -40°C ~ 85°C 读取速度 50ns/1 byte

动态功耗 <10 毫安静态功耗 <10 微安

耐久度可以循环擦写 100K 以上

扇区擦除的电流 <30 毫安扇区擦除的时间 <10 毫秒编程写入的电流 <1 毫安编程写入的时间 <8 微秒/1byte

图 1.5 和表 1.2 分别给出了所要设计的快闪存储器的框图和管脚描述。

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图 1.5 快闪存储器的框图 Figure 1.5 Flash memory frame

表 1.2 快闪存储器的管脚描述 Table 1.2 Flash memory PIN description

Pin Name I/O Type Function Description VDD Power 3V power supply VSS Ground Ground PCEB Input Chip Enable, active low POEB Input Output Enable, active low PWEB Input Write Enable, active low PA [17:0] Input Address inputs

PMS [6:0] Input Test mode selecting inputs DIN [7:0] Input Data input

PALE Input Address Latch Enable DOUT [7:0] Output Data output

PREADYB Output PGM/ERASE Status indicator

基于如上所述的研究内容，拟按照如下章节安排进行逐步的阐述。

VSS

PWEB

DIN [7:0]

PALE PCEB

POEB

DOUT[7:0]

PREADY

VDD

PA [16:0]

PMS[6：0]

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第二章阐述所要研究的每单元存储双比特数据的存储单元的构成、特点和读写擦的操作过程，并基于此设计出实现各个操作的架构图，从而进行各个功能模块的分割，展开整个快闪存储器芯片的设计。

第三章围绕存储器设计的核心内容，对存储单元阵列进行设计。在本章中将详细阐述如何一步一步地设计出即满足各项指标要求，又能有效压缩面积的阵列，从而有效控制成本。其中，将着重介绍如何在设计中充分和灵活地利用扇区来有效避免存储单元固有缺陷对各个操作带来的不利影响。

第四章是对解码电路的设计的阐述。解码电路将直接关系到读取速度的达成。

还有，如何控制解码电路的面积也是设计中面临的一大难题。本章将阐述如何创新性的利用预解码和二次解码加后级驱动的方式来实现字线的解码设计，从而满足各项参数要求。

第五章围绕快闪存储器中状态机的设计而展开。在本章中将着重阐述如何采用同步的时序控制来完成此模块的设计，从而弥补了以往的状态机设计中时序较难控制的缺陷。

第六章是对上述设计的总结，并指出不足和仍需改进的内容，明确了下一步的研究方向。

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第二章一种新型的快闪存储器的设计

（每单元双位技术）

2.1 概述

目前被广泛应用的快闪存储器都采用了传统的浮栅工艺，图 2.1 是这种工艺的示意图^[9]。其一个存储单元就是一个拥有浮栅的晶体管，通过向浮栅内注入电子来提高晶体管的阈值电压，两个阈值电压不同的存储单元在加相同的开启电压(Vgs)的情况下，必然导致两者 Ids 的差异，通过对 Ids 的探测就可以区分出两种拥有不同阈值电压的存储单元并把其定义为分别存储了 0 和 1，由此就实现了存储功能。浮栅工艺快闪存储器不是本文要讨论的重点，在此不再做赘述。

浮栅工艺的快闪存储器光罩层次较多，加之其工艺尺寸正逐步逼近可以继续缩小的极限，所以众多厂家纷纷转向新型的快闪存储器技术的研发和应用，以替代要退出历史舞台的浮栅工艺。目前被看好并且已经进入量产阶段的是一个单元能存储两个甚至多个比特的新型工艺，图 2.2 是这种工艺的示意图^[10]。近几年来，已有数家公司，如 Intel，Spansion 等，相继推出了采用此类型工艺的快闪存储器，正逐步被市场认可。其他众多的快闪存储器设计和制造公司纷纷效仿，正逐步参与到相关的研发中来。本文阐述的快闪存储器设计就是采用了某国际知名公司自行研发的 180 纳米工艺具有国际先进水平的每单元存储双比特数据的快闪存储器件。在本章中将着重介绍这种新型的快闪存储单元，并根据其特性规划出设计方案。

2.2 每单元双位技术的存储单元的主要特点

Oxide-Nitride-Oxide Stack

WSi - Poly Gate Bit Line Oxide

Bit Line n⁺ Implant

p Substrate p⁺ Pocket Implant

BBiitt 11 BiBitt 22

图 2.2 每单元双位技术的存储单元 Figure 2.2 one cell two bit flash memory cell 图 2.1 浮栅工艺存储单元

Figure 2.1 Floating gate cell

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每单元双位技术的存储单元类似于一个 NMOS 管，所不同的是其用 Oxide- Nitride-Oxide (ONO, 氧化硅-氮化硅-氧化硅^[10])代替了普通 NMOS 管的氧化硅层

（Oxide）。而其存储功能的实现就是借助于 ONO 中的氮化硅层捕获并存储电子或空穴，从而改变 MOS 的阈值电压来实现的。由于在这层氮化硅中电子或空穴不可以自由的贯穿，所以可以在其两端存储独立的两组电子或空穴，每单元存储两个比特数据得以实现。

针对这种存储单元，通常命名使电子可以被氮化硅捕获并保持，从而提高 MOS 的开启阈值电压的过程为写；命名使空穴进入氮化硅中和电子，从而降低 MOS 的开启阈值电压的过程为擦；而把能区分 MOS 阈值电压的高低并分别对应输出 0 和 1 的操作称为读^[11]。

2.3 每单元双位技术的存储单元的写操作

图 2.3 是每单元双位技术的存储单元写操作的示意图。

在每单元双位技术的存储单元的写操作过程中，控制栅（CG）和漏端（D）加高压，如在 CG 端加 9V，漏端加 7V，而源端衬底端接地。在这样的条件下，MOS 工作在饱和区域有大量的电子从源端流向漏端。而在电子流动的过程中，由于 CG 和漏端都加了高压，使得沟道中的电子得到足够的能量克服能带从而在漏端的 BD N+(深埋层)区域穿过氧化硅注入到氮化硅中，氮化硅捕获这些电子。由于氮化硅的特性决定了其捕获的电子不会在氮化硅中扩散，只会集中在靠近漏端的区域，也就是注入电子最密集的区域，这一过程称之为沟道热电子注入^[12]。

图 2.3 每单元双位技术的存储单元的写操作示意图 Figure 2.3 the write operation of one cell two bit flash

e^-

E

BD （D）

BD N+

CG

Si3N4

SiO2

CHE Programming BD （S）

BD N+

9V

0V 7V

h+

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在图 2.3 中，当把存储单元的左端 BD 定义为源端接地，而把右端 BD 定义为漏端接高压时，热电子在靠近右端 BD 的区域注入到氮化硅中，从而相当于在存储单元的右端存储了一个比特的数据。当把存储单元的右端 BD 定义为源端接地，而把左端 BD 定义为漏端接高压时，热电子在靠近左端 BD 的区域注入到氮化硅中，从而相当于在存储单元的左端存储了一个比特的数据。而这两组热电子虽然都保存在同一氮化硅中但不可以扩散融为一体而是各自独立，所以一个存储单元保存了两个比特数据。

在沟道热电子注入过程中，氮化硅的一端捕获的电子导致存储单元的阈值电压升高，因此，当在此存储单元的控制栅加一定的电压进行读取时，由于其阈值电压高于控制栅所加的开启电压而不能被开启，源漏端不能形成大的电流。而对于未被写过仍保持在擦除状态的存储单元，其阈值电压远低于控制栅上加的开启电压，故存储单元工作在饱和区，有大量的电子从源端流向漏端形成电流。通过区分电流的大小就可以判断存储单元是否被写过，而把已执行过写操作的存储单元定义为存储了逻辑“0”，而未被写过仍保持在擦除状态的存储单元定义为存储了逻辑“1”。

关于如何在读取中区分一个存储单元中的左右两个比特将在接下来的读取操作中详细描述。

一般的，每单元双位技术的存储单元的写操作可以在 1 个微秒内完成。

2.4 每单元双位技术的存储单元的擦操作

图 2.4 是每单元双位技术的存储单元的擦除操作的示意图。

BD （D）

BD N+

CG

Si3N4

SiO₂ SiO2

Band to Band Tunneling Induced Hot Hole Injection BD （S）

BD N+

-3V

floating ^7.5V

h+

图 2.4 每单元双位技术的存储单元的擦除操作示意图 Figure 2.4 the erase operation of one cell two bit flash

(21)

在每单元双位技术的存储单元的擦除操作过程中，控制栅（CG）加负压，漏端（D）加高压，比如图 2.4 中 CG 端加-3V，漏端加 7.5V，而源端浮空，衬底端接地。在这样的条件下，漏端的 BD N+区域产生空穴，并且在靠近漏端的沟道区域加速而注入氮化硅中，中和掉氮化硅中的电子，从而降低存储单元开启的阈值电压，由此完成了存储单元中右半边所存数据的擦除操作。同理，当把存储单元的左边 BD 视为漏端加高压，而把右边 BD 视为源端浮空，控制栅同样接负压，衬底接地，则可以完成存储单元左半边所存数据的擦除操作。这种快闪存储器的擦除方式是利用了能带到能带的隧道击穿效应^[12]，可在数个毫秒内完成擦除的操作。

另外还有一种擦除方式是在控制栅（CG）加负压，存储单元衬底上加高压，

源漏端接地或者浮空，这样就在沟道与氮化硅之间形成 FN 的隧道击穿效应^[12]，从而使衬底内的空穴注入氮化硅中中和掉氮化硅中的电子，降低存储单元开启的阈值电压。

快闪存储器由于其集成度高，往往在擦除过程中不能像 EEPROM 那样一个字节一个字节的进行，而是通常以一组为单位进行，尤其是采用 FN 隧道击穿效应进行擦除操作的快闪存储器，由于其一组存储单元的衬底是同一个 P 阱，所以每次擦除的最小单位就是一组存储单元，通常称可以同时进行擦除的一组存储单元为一个扇区（sector）^[3]，而扇区的大小通常跟工艺、应用等诸方面有关，所以也就各有不同。

2.5 每单元双位技术的存储单元的读取操作

图 2.5 是每单元双位技术的存储单元的读取操作的示意图。

图 2.5 每单元双位技术的存储单元的读取操作的示意图 Figure 2.5 the read operation of one cell two bit flash cell

(22)

一个每单元双位技术的存储单元都存有两个比特数据，故在此类型的存储单元的读取操作过程中，必须面临的一个问题就是在读取其中一个比特时要消除另外一个相邻比特所带来的影响。如图 2.5 所示，要读取存储单元的左边比特，而右边的比特是被写成逻辑“0”的，也就是注入了电子，阈值电压被抬高，（假设定义执行了擦除操作后而存储了逻辑“1”的存储单元的阈值电压为 VL，执行了写操作后而存储了逻辑“0”的存储单元的阈值电压为 VH。）当在存储单元控制栅上加介于 VL 和 VH 之间的电压时，由于所加电压不足以使存储单元的右边开启，显然不能形成存储单元从源端到漏端的电子流动，从而也就不能正确读取存储单元左边存储的信息。为了有效地解决这一问题，故提出以下解决方案：要进行读取操作时，在存储单元的漏端加一个相对较高的电压，比如 2V，这样就可以在漏端形成一个耗尽区，如图 2.5 所示，如此一来，相当于漏端外延到原来的沟道内，避开了存储单元中氮化硅右边所存电子带来的高阈值电压对沟道的影响，因为此时存储电子的氮化硅右边区域下不再是沟道而相当于是存储单元的漏端，从而也就变成了在单纯的读取存储单元左边存储的信息而与右边存储的内容无关。如果存储单元的左边比特为“1”，当存储单元控制栅加读取电压时，则可以顺利的产生从源端到漏端耗尽区的电子流动，而这一电子流动被灵敏放大器放大比较，就可以判断存储单元左边比特的逻辑信息。同理，把存储单元的左端视为漏端加 2V 电压形成外延至沟道内的耗尽区，也可以读取右边存储的信息而与左边存储了什么毫不相干。

2.6 存储单元的读写擦模式的架构设计

上节阐述了每单元双位技术的存储单元的读写擦的操作过程，基于此就可以设计电路来实现这些功能。但是，首先应该订立实现这些模式的大致架构，从而指导对存储单元阵列、相关支持电路（高压产生电路、逻辑控制、解码电路等等）^[13]的设计。此架构的设计是存储器设计的基础。

2.6.1 读取模式的架构

图 2.6 所示是读取模式的架构，表明了如何对一个选中的存储单元进行读取。

其中电阻 R 提供了流向存储单元的电流。在存储单元和电阻之间的是存储单元列方向的通路，列方向的解码电路通过对地址数据进行解码，从而选中对应地址的存储单元阵列的某一列，也就是通过偏置电压的控制打开提供电流的电阻 R 和存储单元之间的通路。电阻 R 提供的电流流经这一通路会因为通路中电阻的存在而产生一定

(23)

的压降，在设计中必须保证，在读取过程中最终在存储单元的漏端产生的电压满足存储单元的读取条件。由于列方向的通路的打开，所有处于这一列上的存储单元的漏端都会得到一个电压，而要实现只选中其中的一个存储单元进行读取就必须借助于行方向的解码。在设计中，行方向的解码电路会对地址数据进行解码而选中对应地址的某一行，如此一来行列方向的解码进行配合就可以选中对应地址的一个存储单元进行读取了。而在选中存储单元阵列中的某个存储单元的同时，另外一个用于参考对比的存储单元也同时被选中（这个用于参考对比的存储单元的阈值电压介于被擦除为“1”和被写入为“0”的存储单元的阈值电压之间），当在两种存储单元的控制栅端加上相同的电压而漏端的电压也相同时，流过它们的电流却不同，被擦除为“1”的存储单元的电流最大，用于参考对比的存储单元的电流次之，被写入为“0”的存储单元的电流最小，这样再通过一个灵敏放大器对电流的不同进行探测，就很容易的区分出存储单元存储“0”或“1”的状况了。

2.6.2 写入模式的架构

图 2.7 是写入模式的架构图。

首先，要实现写入，存储单元的控制栅和漏端都要输入高压，所以需要设计高压产生电路。另外，存储单元的控制栅和漏端在写入过程中输入的高压的大小必须严格满足要求，误差要小于 0.1V，由此除了高压产生电路，还必须有严格的偏置控制电路来钳制输出电压。再有，在写入的过程中，控制栅和漏端每一次加上所需的

图 2.6 读取模式的架构 Figure 2.6 read mode architecture Read Reference

VDD

+ -

Sense amplifier

Output Mux

Output Buffer

Vbias

Column

decoder drain source V^wl

drain source

VDD

Cell to be read

I(Read) Erased cell (no electrons into the ONO)

Written cell (with electrons into the ONO) Row

decoder

(24)

电压所要维持的时间是有严格限制的，通常称之为脉冲宽度，而且脉冲与脉冲之间的间隔时间也要满足存储单元的操作要求，所以必须设计出计时电路来完成时间的控制。

其次，写入过程是一个复杂的控制过程，包括地址的解码、高压的建立、字线和位线的选取及建立、高压脉冲的建立及维持和间隔时间、写入操作及验证操作、

出错控制等等，所以必须设计一个状态机（SM）^[4]来实现写入操作的控制。状态机会自动根据需要写入的数据（数据来源于客户在管脚上的输入，或者在验证过程中，从存储单元读取的上一次写入完成后的结果）来判断是否要进行写入操作。比如要写入的数据为“1”则不需要写入，如果为“0”则需要写入，状态机会控制开启晶体管传输 VD 电压到选中的存储单元的漏端，而源端接地。同时对应地址的字线被选中，状态机控制偏置电压开启晶体管把选中的字线需要的高压建立起来，从而使选中的存储单元产生由源端流向漏端的电子流，并在靠近漏端的耗尽区产生热电子注入到氮化硅中，进行写入的操作。状态机还控制写入脉冲的宽度，并控制在

VDD

Program Verify Referenc

+ -

Sense amplifier

Output Mux

Output Buffer

VPG

drain

source V^PG

drain source

VDD

Writing cell

I(Write)

Row decoder Column

decoder

VD

Program load

Input Buffer CUI SM

Verify enable Program enable

图 2.7 写入模式的架构 Figure 2.7 write mode architecture

(25)

一次写入结束后，经过一段恢复时间，再启动验证的流程，控制各个通路在存储单元的源，漏，栅及其衬底上加上写入验证所需的电压进行读取操作，看是否存储单元的阈值电压已经高到可以被读成逻辑“0”。如果经过验证，灵敏放大器的输出为“0”，则证明已经写入成功，状态机则复位所有信号，结束写入的操作，等待新的指令，反之，如果验证不通过，则状态机会控制进行下一次写入的操作。为了避免每次写入都不成功，系统进入死循环，状态机还必须设置一个计数器，当写入的操作已经循环执行了设定的次数后，如果还没有验证通过，则结束对这个存储单元的写入操作，退出写入模式。

最后，除了状态机以外，还有一个用户命令接口电路（CUI， command user interface）^[14]用来解码输入的命令，根据解码的命令判断用户的需求，并把这一需求传给状态机去实现。

2.6.3 擦除模式的架构

图 2.8 是擦除模式的架构。

图 2.8 擦除模式的架构 Figure 2.8 erase mode architecture Verify

Reference

VDD

+ -

Sense amplifier

Output Mux Output Buffer

VEG

drain source V^NEG

drain source

VDD

Cell to erase

Row decoder Column

decoder

VD

Program load

Input Buffer CUI SM

Verify enable VDD

Erase enable

Source switch

(26)

擦除操作是把选中的所有存储单元都置成逻辑“1”。上节中已经提到，目前这种每单元双位技术的存储器的擦除操作是采用能带到能带的隧道击穿效应（参见图 2.4）：在控制栅端加负电压，在漏端加正压，而源端浮空，从而诱使空穴在漏端的耗尽区注入氮化硅，去中和掉电子，降低存储单元的阈值电压。

在擦除的过程中，被选中的存储单元都会有空穴注入氮化硅，而不管这个存储单元有没有被写入，也就是是否曾经注入过电子。如果这个存储单元不曾注入电子，则在擦除的过程中，由于空穴的注入，会把本来已经很低的阈值电压变得更低，从而导致在读取操作时，即使控制栅接地，这样的存储单元也会有漏电流的存在，而由于这样的漏电流的存在，会干扰对其他存储单元的读取，而且这些过擦的存储单元在下次进行写入操作时，必须付出更大代价（更高的电压，更长的时间）

才可以完成，更严重的是虽然付出了高昂的代价，但却不能完全把过擦带来的影响消除掉，也就是完全把空穴中和掉，而是经过若干次擦写操作后，氮化硅中会积聚越来越多的不能中和的空穴和电子，而导致擦写和读取的失败，直接使得存储器可循环擦写次数减少，而且由于独立的空穴和电子的存在，使得存储单元存储“0”

或“1”的稳定性大大降低，影响到存储器的性能。为了避免这一情况的发生，要在存储器擦除的流程中增加预先写入的操作，也就是在执行擦除操作之前，先执行写入的操作，把需要进行擦除的所有的存储单元中未曾被写入过的单元注入电子，

从而有效防止过擦除现象的发生。

擦除操作与写入操作类似，也是在存储单元上加电压并维持一定脉冲时间，通过诱使选中的存储单元产生能带到能带的隧道击穿效应来完成擦除。但不同的是操作电压，而且擦除操作需要数个毫秒，而写入只需要数个微秒。擦除操作完成后，

同写入操作一样需要进行验证，状态机对擦除过的存储单元施加适当的电压并以字节或数个字节为单位进行读取操作，根据灵敏放大器的输出结果是否为“1”来判断擦除完成与否，如果没有完成，则状态机会控制进入下一次的擦除操作，直到擦除成功或达到设定的循环次数的上限而宣告失败。

擦除操作完成并验证通过后，考虑到一个擦除脉冲会对很多存储单元同时进行擦除，而由于存储单元之间的差异性，必然会导致擦除过的存储单元的阈值电压并不一致，有可能有些存储单元被过擦，为了避免过擦的存储单元对存储单元阵列的读取带来影响，要在擦除的流程中增加软写入的操作，也就是在擦除操作完成后，

执行一次类似于写入的操作，但不象真正的写入那样改变过多的存储单元的阈值电压，而只是把一些阈值电压过低的存储单元注入少量的电子，使其阈值有微弱提升从而减小漏电流。

(27)

2.7 快闪存储器的组成部分

根据上一节有关架构设计的阐述，要完成每单元双位技术的存储单元的读写擦操作，则设计的快闪存储存储器必须要包括如下几个部分，参见图 2.9 快闪存储器的结构示意图^[15]：

图 2.9 快闪存储器的结构示意图 Figure 2.9 the structure of flash memory

1．存储单元阵列：快闪存储器的核心，用以存储数据，是读写擦的操作对象。

2．存储单元的解码电路：要在偌大的存储单元阵列内根据地址快速选取某个或多个存储单元就必须借助于解码电路。解码电路由行解码和列解码两部分组成，

分别用于选中存储单元阵列的字线和位线。

3．高压产生器：在写和擦的操作中都需要高压，故高压产生器必不可少。

4．灵敏放大器：在读取中，用于探测选中的存储单元流过的电流从而判断此存储单元存储了逻辑“0”还是逻辑“1”。

5．IO 缓冲器：读出的数据必须经过缓冲器增加驱动能力。

6．时序控制电路：也就是先前提到的状态机。

(28)

2.8 本章小结

综上所述，快闪存储器是一个复杂的系统，相当于是一个融合了模拟电路、数字电路和存储单元等的 SOC，为了保证能在短时间内保质保量的完成设计，必须采取分工合作的方式，所以首先要确立架构，然后根据架构分割存储器的组成部分，

订立每个部分的要求和参数，从而进行人力分工并展开设计。

由于分工的关系，在接下来章节中，将主要阐述存储单元阵列、解码电路和状态机的设计。

(29)

第三章存储单元阵列的结构设计

存储单元阵列的结构设计是存储器设计中最为复杂的部分，必须要充分考虑到工艺、读取速度、擦写的电流、尺寸大小等等诸方面的因素，是存储器设计成功与否的关键^[16]。

3.1 概述

如果要设计一个拥有 N 个字而每个字是 M 比特宽的存储单元阵列，最先想到的应该就是如图 3.1 所示的结构：把 M 比特宽的 N 个字依次排列成一列，这也是最为直观的一种结构。在选择位（ S₀

到 SN-1）的帮助下就可以一次选取一个字进行读写操作，也就是说，任何时候 S0到 SN-1仅有一个信号 Si 为高。这种结构相对比较简单，但仅适用于小容量的存储器，如果存储器容量变大，这种结构的缺点就暴露出来了。

假设要设计一个拥有 1M 8 比特宽字节的存储器，也就是 N=10⁶， M=8，存储器的容量都是 2 的整数次方， 1M 容量也就相当于有 2²⁰=1024X1024=1,048,576 个字。如果还要采用图 3.1 所示的结构，那么

就需要 1M 的选择信号，也就是 S0到 S1048575，而这些信号都来源于芯片的另外一部分电路，这些信号间的连接和提供这些信号的电路将变得非常庞大，显然将难以实现。更加致命的是，如果采用这样的结构，那么整个存储单元阵列的形状将极其不协调，因为在假设单个存储单元的形状接近正方形的情况下（一般情况下，存储单元阵列都接近正方形），阵列的高度将大约是宽度的 128000 倍（2²⁰/2³）。显然，

这一形状是不可接受的，而且也不是一个可以实现的设计。除了阵列形状的因素外，这种结构使得垂直方向连接存储单元的输入输出线变得很长，大大影响了访问速度。

Word 0 Word 1 Word 2

Storage cell

Word N-2 Word N-1 M bits

Input-Output (M bits) S0

S1 S2

SN-2

SN-1

N words

图 3.1 NXM 存储单元阵列的直观结构 Figure 3.1 Intuitive architecture for NXM memory

(30)

为了解决以上的问题，必须把阵列设计成其水平和垂直方向的尺寸在同一量级上，而且这一比值最好接近 1。阵列的一行内排列多个字可以达成这一要求。而为了实现把某行内选中的字与输入输出连接起来，将需要额外设计通常称为列解码的电路。图 2.9 的右半部分很好的示意了这一概念。通常称阵列水平方向的选择线为字线，而称阵列垂直方向的选择线为位线，字线和位线都由地址进行解码用来选取阵列内特定的字^[10]。

随着存储器容量的逐步增大，如果阵列继续沿用上述的结构，则由于其字线和位线的加长带来寄生电容和电阻的增大，直接导致访问速度大幅减慢，所以当存储器的容量到达一定限度时，必须对阵列进行分割。通常使用的方法如图 3.2 所示。

存储单元阵列被分成 P 个小块，每个独立的小块就是先前讨论的如图 2.9 所示的结构。在进行读写操作时，根据输入的地址，首先通过块解码电路选中某一块，

再通过行列解码电路选中块中的某个字。这种结构具备两大优点：

1．每个块的字线和位线长度大大缩短，加快了访问速度。

2．在每一次的访问中，块解码电路根据块地址只选取 P 块中的一块进行操作，而未被选中的块完全可以中止其灵敏放大器和行列解码电路的动作，

使其进入省电模式。这样一来，可以大大减小大容量存储器的功耗。

存储器阵列的结构可以是多种多样的，这种多样性包括灵敏放大器的位置和个数的不同、字线和位线的分割方式不同、行列解码方式的不同等等，但最终目的还是要加快访问速度，提高性能。

Row address

Column address Block address

Global Amplifier/driver

Block sector Global data bus

I/O

Block0 Block i Block P-1

图 3.2 分级的存储器结构 Figure 3.2 Hierarchical memory architecture

(31)

3.2 快闪存储器阵列的组成部分：扇区

快闪存储器与一般的存储器相比，很大的一个不同是在擦除方面。现在流行的快闪存储器一般不象 EEPROM 等存储器一样是以字节为单位进行擦除，而是一次性擦除一组字节，通常称这样的组为扇区。扇区是快闪存储器阵列的重要组成部分。

每单元双位技术的快闪存储单元是采用能带到能带的隧道击穿效应进行擦除操作的，所以在擦除过程中，存储单元的漏端和氮化硅之间会有微弱的电流存在，其大小大约在 5 到 10 纳安。由于要设计的产品是采用单电源供电，在存储单元的擦除操作中，要利用芯片内嵌的电荷泵来产生擦除操作所需要的负压和高压。根据电荷泵的电流和电压特性，可以认为电荷泵本身有一个输出负载 ROUT，电荷泵工作时，其输出电流越大，则由于本身固有的负载而产生的压降也越大，所以在一定的条件下，可以认为电荷泵的输出电流和电压是成反比例的，也就是说，电荷泵不能输出过大的电流，一般不会高于数个毫安。基于以上分析，通过公式可以计算出一次擦除脉冲所能擦除的存储单元的个数，参见公式 3.1^[17]，如果超出此个数的上限，电荷泵将不能提供足够的电流完成擦除操作。

1.5mA(电荷泵能提供的最大电流)/10nA(每个存储单元在擦除操作中需要的电流大小)=150K(存储单元的个数) （3.1）

由公式 3.1 得出，一次擦除脉冲只能同时擦除 150K 以内的存储单元。而每单元双位技术的存储单元能同时存储两个比特，故其擦除也就要分两次完成，由此得出一个扇区的容量不能超出 300K 个比特，否则电荷泵将不能承担过大的擦除电流。

另外，前面已经提到，存储器的容量一般都是 2 的整数次方，而在 2 的整数次方中最接近而且小于 300K 的是 256K，从而得出要设计的存储器的扇区的容量为 256K 比特，也就是一个扇区有 128K 个存储单元。

3.3 以往的扇区结构设计

芯片尺寸和访问速度是快闪存储器最为重要的参数。从存储单元的版图中可以看出，源漏端的通孔是面积最大的一部分，而且通孔与栅之间必须留有足够大的空隙。所以从压缩芯片面积的角度考虑，减少存储单元阵列中的通孔是最为有效的办法。随着快闪存储器的发展，目前已经有数种高密度存储单元阵列的扇区结构出现，其最主要的特点就是减少阵列中的通孔数量^[18]。

(32)

3.3.1 DINOR 结构（Divided Bit Line NOR）

DINOR 结构是 Mitsubishi 与 Hitachi 公司发展的专利技术，这种结构适用于拥有三层多晶硅的浮栅工艺的存储单元阵列，其中一层多晶硅是浮栅，一层是控制栅，而另外一层作为局部位线连接 64 个存储单元的漏端，64 个存储单元为一组，

组与组之间通过全局列解码区分开来。这种结构的优点是：通过多晶硅与有源区直接实现连接，与利用通孔通过金属层把存储单元的漏端连接起来相比，占用的空间更小。

DiNOR 结构的特点如下：

1. 具有快速随机读取的功能，可按字节随机编程，可进行块擦除。

2. DINOR 结构在执行擦除操作时无须对页进行预编程，且编程操作所需电压低于擦除操作所需电压。

DiNOR 结构的现状如下：

尽管 DINOR 结构有一定的优势，但由于自身技术和工艺等因素的限制，仍不具备占据主流市场的能力。

3.3.2 AND型结构

GBL0 GBL1 GBLn

SEL1

WL0

WL1

WL2

WLn

SEL2 GSL

LBL0 LBL1 LBL2

图 3.3 AND 结构 Figure 3.3 Architecture of AND

(33)

AND 结构是 Hitachi 公司的专利技术。其结构如图 3.3 所示。^[19]

在这种结构中，存储阵列完全没有通孔，全部靠有源区进行连接。所有的存储单元都并联在两条局部位线之间，而局部位线靠全局位线来选取。

AND 结构的特点如下：

1. 以页为单位进行读和编程操作，编程和擦除操作采用 FN 沟道遂穿效应。

2. 阵列尺寸小，存储容量大，位成本低。

AND 结构的现状如下：

Hitachi 和 Mitsubishi 共同支持 AND 结构。Hitachi 和 Mitsubishi 公司采用 0.18µm 的制造工艺，生产出芯片尺寸更小、存储容量更大、功耗更低的 512Mb- AND Flash Memory ，再利用双密度封装技术 DDP （ Double Density Package Technology），将 2 片 512Mb 芯片叠加在 1 片 TSOP48 的封装内，形成一片 1Gb 芯片。

3.3.3 NAND型结构

NAND 结构也是一种阵列中可以不用通孔而有效压缩面积的结构。此类型结构在绪论中已经作过阐述，参见图 1.4。这种结构的一个显著特点就是：存储单元如同 NAND CMOS 中的 NMOS 一样连接在一起。一般的，16 个存储单元连成一列，

并靠两个 MOS 与其他的列分开，其中的一个 MOS 连接位线，另外一个用来接地。

但是这种结构不能进行随机读取，不适合设计程序存储器，所以在此不作细致讨论。

3.4 改进的扇区结构设计

由上一章节的分析得出，要有效压缩存储单元阵列的面积，最有效的方法是减少通孔。基于这一原则，故在设计中，摒弃采用在存储单元漏端和源端加通孔利用金属进行连接的方法，而是参考了 AND 结构把同一行的存储单元直接通过其有源区进行串联，把同一列上的存储单元直接通过其漏端和源端进行并联，组成所需要的 NOR 型阵列，很好的控制了整个阵列的面积。

上述设计的扇区结构类似于 AND 结构，这种结构的最大优点就是面积小，但其存在明显的缺陷：由于把存储单元的有源区当作局部位线，所以位线的寄生电阻较大。目前的工艺，每个方块电阻已经达到 160 欧姆。由于此寄生电阻的存在，当

(34)

电流流过时，必将产生一定的压降，从而导致在读写擦的操作中，处于同一条局部位线上的存储单元，由于距离列向解码电路远近不同最终在源漏端得到的电压值存在大的差异。当然，这一寄生电阻也会延长局部位线的建立时间，影响访问速度，

必须对此加以改进。采用的方法是：字线上串联更多的存储单元，同时减少位线上并联的存储单元的个数，从而压缩局部位线的高度，由此可以减小局部位线的寄生电阻。但是，这样一来，必然使得字线的长度增加，造成字线的建立时间过长，影响到访问速度。为了弥补这一不足，采取了给字线架支路的方式，也就是沿水平方向贯穿整个阵列给每条字线并联了一条金属连线，金属连线在阵列的左右两边分别通过通孔与字线连接在一起。如此一来，相当于字线本身较大的寄生电阻与金属连线的较小的寄生电阻并联，大大减小字线的电阻值，所以虽然并联的金属使得字线的寄生电容有所增加，但是由于电阻的大幅缩小，整个字线的建立时间还是大大缩短了。

基于存储单元的版图大小，根据读写擦操作过程中源漏端允许的电压误差，并结合字线和局部位线的建立时间，最终设计出有 128 根字线，1024 根位线结构的扇区。参见图 3.4 扇区结构。

另外，在擦写过程中，要在存储单元的漏端加高压，这要靠在选中的一条局部位线上加所需的电压来实现，由此将导致所有并连在这条位线上的存储单元都受到

图 3.4 扇区架构 Figure 3.4 Architecture of sector

1024 local bit line Local bit line

Word line

(35)

这一高压的冲击。这样一来，在擦的过程中，从位线上得到高压的存储单元即使其字线接地，仍然存在弱的能带到能带的隧道击穿效应，也就是说，没有被选中执行擦操作的存储单元也在进行着弱的擦除操作，将直接导致存储单元的阈值电压降低。同理，在写的过程中，也会导致那些字线未被选中但却受到来自位线的高压冲击的存储单元的阈值电压升高。阈值电压变化的大小取决于存储单元的漏端承受高压的时间的长短，而一条位线上串的存储单元越多，在执行擦写操作时，则存储单元受到来自位线的高压的冲击时间越长。举例说明：在进行写入操作时，假设一条位线上并连了 N 个存储单元，每个存储单元写入操作的时间是 T，由于一次操作只选中一根字线进行，但每次必须要选中位线加高压，如此一来，如果要完成这条位线上连接的 N 个存储单元的写操作则每个存储单元将承受 NT 时间长度的漏端的高压冲击，但其中只有 T 时间长度的冲击是在进行真正的写入操作，而其余(N-1)T 时间长度的冲击对存储单元阈值电压造成的抬升是不希望得到的。基于对这一影响的考虑，必须把每条位线上连接的存储单元的个数进行限制，直观的想法是继续延长字线的长度，在水平方向放置更多的存储单元，从而在等密度存储单元阵列的条件下，垂直方向的位线上并联个数更少的存储单元。但是，字线上的存储单元同样要承受着来自字线的高压冲击，并且带来不希望得到的阈值电压的变化，这跟上述的位线冲击是同样的道理。所以，综合考虑，为了消除这种不利影响，在设计中采取了在位线上增加另外一级解码电路的方法。具体实现的方法是：在上述的扇区架构的基础上，增加位线的选择开关，引进了局部位线和全局位线的概念，每个扇区内部的位线为局部位线，而这些局部位线通过位线的选择控制开关同上一级的全局位线相连。当要对某个扇区进行操作时，打开此扇区的位线选择开关，让需要的高压经由全局位线通过选择开关灌进局部位线，而没有被选中的扇区由于其位线的选择开关是关闭的，所以其局部位线将得不到来自全局位线上的高压，从而也就避免了不利的冲击。而同一个扇区内，虽然不利的高压冲击仍然存在，但由于一条位线上的存储单元个数少，即 N 小，所以存储单元所承受的不利的冲击时间( N-1)T 也较小，因此将不会导致存储单元阈值电压发生大的变化，从而也不会改变存储单元存储的信息，也就是说，阈值电压的变化可以控制在合理的范围内。根据以上分析，

设计出如图 3.5 所示的新的扇区结构。经过这样的修改带来另外的一个好处是：全局位线的个数只是局部位线的一半，所以 Y 方向的解码也得到简化，而且，在这样的改进结构里，全局位线可以采用金属层，大大减少了位线的寄生电阻和电容，加快了建立时间。但是，由于此额外增加的选择开关是普通的 NMOS，其尺寸是存储单元的十几倍，使得整个扇区的的高度增加了近三分之一。另外，由于全局位线采

(36)

用了金属层，导致位线与位线间的耦合电容出现，造成了相互间的影响。

3.5 扇区阵列设计

由前一章节有关扇区结构设计的阐述得知：为了增加存储单元阵列可持续擦写的次数、提高性能和满足各项参数要求，必须要尽量减小存储器单元扇区的大小，

换而言之，也就是一个扇区内的字线和位线个数都要少。而另一方面，又必须满足对存储器大容量的要求，唯一的的解决办法就是把多个扇区组合成扇区阵列。当然这一解决方案必须靠设计更多局部位线解码及更完备的字线解码电路来实现，关于这方面的设计将在下一章节中进行详细地阐述。

在上一节中已经设计出了符合要求的扇区，其由 128 根字线，1024 根位线组成，也就是一个扇区共有 128(字线数目)X1024（位线数目）= 128K 存储单元，而由于每个存储单元可以存储两个比特的信息，所以一个扇区共可以存储 256K 比特的信息。由此很容易能够得出要设计 1M 比特存储容量的存储器需要由四个这样的扇区构成，扇区与扇区之间通过全局位线进行连接，参见图 3.6 扇区阵列的示意图。

图 3.5 改进的扇区架构 Figure 3.5 the improved architecture of sector

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由此，在存储单元阵列中，其最基本的组成部分变成了扇区，而不再是单个的存储单元。在操作中，可以首先根据高位地址解码出要访问的扇区，再通过扇区内部的行列解码去定位要选中的存储单元。

随着研发和制造工艺的进步，存储单元的尺寸大幅缩小，而普通的 MOS 尺寸虽然也在减小但仍然比存储单元大得多，所以利用普通 MOS 管设计的一条字线的解码电路驱动往往要占据三条以上的存储单元字线的高度，显然难以实现驱动与字线的一一对应。但是利用上述的扇区阵列结构，只需要四组字线的全局解码电路，

可以大大压缩字线全局解码电路的面积，而且还可以很容易的把全局解码电路的驱动能力加强，这样一来，可以把每条字线局部解码电路的驱动能力降下来，从而压缩字线驱动电路的高度，化解了前面提到的矛盾。

对于阵列垂直方向的设计，考虑最多的是当在位线上流过电流时如何减少位线上的压降，因为压降的存在必然使得真正加在存储单元源漏端的电压降低，从而导

扇区 0

扇区 0 奇数局部位线的解码

扇区 0 偶数局部位线的解码

扇区 1

扇区 2

扇区 3