Storage cell
Word N-2 Word N-1 M bits
Input-Output (M bits) Figure 3.1 Intuitive architecture for NXM memory
为了解决以上的问题，必须把阵列设计成其水平和垂直方向的尺寸在同一量级
Column address Block address
Global Amplifier/driver
Block sector Global data bus
I/O
Block0 Block i Block P-1
图 3.2 分级的存储器结构 Figure 3.2 Hierarchical memory architecture
3.2 快闪存储器阵列的组成部分：扇区
快闪存储器与一般的存储器相比，很大的一个不同是在擦除方面。现在流行的 快闪存储器一般不象 EEPROM 等存储器一样是以字节为单位进行擦除，而是一次 性擦除一组字节，通常称这样的组为扇区。扇区是快闪存储器阵列的重要组成部 分。
每单元双位技术的快闪存储单元是采用能带到能带的隧道击穿效应进行擦除操 作的，所以在擦除过程中，存储单元的漏端和氮化硅之间会有微弱的电流存在，其 大小大约在 5 到 10 纳安。由于要设计的产品是采用单电源供电，在存储单元的擦 除操作中，要利用芯片内嵌的电荷泵来产生擦除操作所需要的负压和高压。根据电 荷泵的电流和电压特性，可以认为电荷泵本身有一个输出负载 ROUT，电荷泵工作 时，其输出电流越大，则由于本身固有的负载而产生的压降也越大，所以在一定的 条件下，可以认为电荷泵的输出电流和电压是成反比例的，也就是说，电荷泵不能 输出过大的电流，一般不会高于数个毫安。基于以上分析，通过公式可以计算出一 次擦除脉冲所能擦除的存储单元的个数，参见公式 3.1[17]，如果超出此个数的上 限，电荷泵将不能提供足够的电流完成擦除操作。
1.5mA(电荷泵能提供的最大电流)/10nA(每个存储单元在擦除操作中需要的电流 大小)=150K(存储单元的个数) （3.1）
由公式 3.1 得出，一次擦除脉冲只能同时擦除 150K 以内的存储单元。而每单元 双位技术的存储单元能同时存储两个比特，故其擦除也就要分两次完成，由此得出 一个扇区的容量不能超出 300K 个比特，否则电荷泵将不能承担过大的擦除电流。
另外，前面已经提到，存储器的容量一般都是 2 的整数次方，而在 2 的整数次方中 最接近而且小于 300K 的是 256K，从而得出要设计的存储器的扇区的容量为 256K 比特，也就是一个扇区有 128K 个存储单元。
3.3 以往的扇区结构设计
芯片尺寸和访问速度是快闪存储器最为重要的参数。从存储单元的版图中可以 看出，源漏端的通孔是面积最大的一部分，而且通孔与栅之间必须留有足够大的空 隙。所以从压缩芯片面积的角度考虑，减少存储单元阵列中的通孔是最为有效的办 法。随着快闪存储器的发展，目前已经有数种高密度存储单元阵列的扇区结构出 现，其最主要的特点就是减少阵列中的通孔数量[18]。
3.3.1 DINOR 结构（Divided Bit Line NOR）
DINOR 结构是 Mitsubishi 与 Hitachi 公司发展的专利技术，这种结构适用于拥 有三层多晶硅的浮栅工艺的存储单元阵列，其中一层多晶硅是浮栅，一层是控制 栅，而另外一层作为局部位线连接 64 个存储单元的漏端，64 个存储单元为一组，
组与组之间通过全局列解码区分开来。这种结构的优点是：通过多晶硅与有源区直 接实现连接，与利用通孔通过金属层把存储单元的漏端连接起来相比，占用的空间 更小。
DiNOR 结构的特点如下：
1. 具有快速随机读取的功能，可按字节随机编程，可进行块擦除。
2. DINOR 结构在执行擦除操作时无须对页进行预编程，且编程操作所需电压低 于擦除操作所需电压。
DiNOR 结构的现状如下：
尽管 DINOR 结构有一定的优势，但由于自身技术和工艺等因素的限制，仍不 具备占据主流市场的能力。
3.3.2 AND型结构
GBL0 GBL1 GBLn
SEL1
WL0
WL1
WL2
WLn
SEL2 GSL
LBL0 LBL1 LBL2
图 3.3 AND 结构 Figure 3.3 Architecture of AND
AND 结构是 Hitachi 公司的专利技术。其结构如图 3.3 所示。[19]
在这种结构中，存储阵列完全没有通孔，全部靠有源区进行连接。所有的存储 单元都并联在两条局部位线之间，而局部位线靠全局位线来选取。
AND 结构的特点如下：
1. 以页为单位进行读和编程操作，编程和擦除操作采用 FN 沟道遂穿效 应。
2. 阵列尺寸小，存储容量大，位成本低。
AND 结构的现状如下：
Hitachi 和 Mitsubishi 共同支持 AND 结构。Hitachi 和 Mitsubishi 公司采用 0.18µm 的制造工艺，生产出芯片尺寸更小、存储容量更大、功耗更低的 512Mb-AND Flash Memory ， 再 利 用 双 密 度 封 装 技 术 DDP （ Double Density Package Technology），将 2 片 512Mb 芯片叠加在 1 片 TSOP48 的封装内，形成一片 1Gb 芯 片。
3.3.3 NAND型结构
NAND 结构也是一种阵列中可以不用通孔而有效压缩面积的结构。此类型结构 在绪论中已经作过阐述，参见图 1.4。这种结构的一个显著特点就是：存储单元如 同 NAND CMOS 中的 NMOS 一样连接在一起。一般的，16 个存储单元连成一列，
并靠两个 MOS 与其他的列分开，其中的一个 MOS 连接位线，另外一个用来接地。
但是这种结构不能进行随机读取，不适合设计程序存储器，所以在此不作细致讨 论。
3.4 改进的扇区结构设计
由上一章节的分析得出，要有效压缩存储单元阵列的面积，最有效的方法是减 少通孔。基于这一原则，故在设计中，摒弃采用在存储单元漏端和源端加通孔利用 金属进行连接的方法，而是参考了 AND 结构把同一行的存储单元直接通过其有源 区进行串联，把同一列上的存储单元直接通过其漏端和源端进行并联，组成所需要 的 NOR 型阵列，很好的控制了整个阵列的面积。
上述设计的扇区结构类似于 AND 结构，这种结构的最大优点就是面积小，但 其存在明显的缺陷：由于把存储单元的有源区当作局部位线，所以位线的寄生电阻 较大。目前的工艺，每个方块电阻已经达到 160 欧姆。由于此寄生电阻的存在，当
电流流过时，必将产生一定的压降，从而导致在读写擦的操作中，处于同一条局部 位线上的存储单元，由于距离列向解码电路远近不同最终在源漏端得到的电压值存 在大的差异。当然，这一寄生电阻也会延长局部位线的建立时间，影响访问速度，
必须对此加以改进。采用的方法是：字线上串联更多的存储单元，同时减少位线上 并联的存储单元的个数，从而压缩局部位线的高度，由此可以减小局部位线的寄生 电阻。但是，这样一来，必然使得字线的长度增加，造成字线的建立时间过长，影 响到访问速度。为了弥补这一不足，采取了给字线架支路的方式，也就是沿水平方 向贯穿整个阵列给每条字线并联了一条金属连线，金属连线在阵列的左右两边分别 通过通孔与字线连接在一起。如此一来，相当于字线本身较大的寄生电阻与金属连 线的较小的寄生电阻并联，大大减小字线的电阻值，所以虽然并联的金属使得字线 的寄生电容有所增加，但是由于电阻的大幅缩小，整个字线的建立时间还是大大缩 短了。
基于存储单元的版图大小，根据读写擦操作过程中源漏端允许的电压误差，并 结合字线和局部位线的建立时间，最终设计出有 128 根字线，1024 根位线结构的扇 区。参见图 3.4 扇区结构。
另外，在擦写过程中，要在存储单元的漏端加高压，这要靠在选中的一条局部 位线上加所需的电压来实现，由此将导致所有并连在这条位线上的存储单元都受到
图 3.4 扇区架构 Figure 3.4 Architecture of sector
1024 local bit line Local bit line
Word line
这一高压的冲击。这样一来，在擦的过程中，从位线上得到高压的存储单元即使其
用了金属层，导致位线与位线间的耦合电容出现，造成了相互间的影响。
3.5 扇区阵列设计
由前一章节有关扇区结构设计的阐述得知：为了增加存储单元阵列可持续擦写 的次数、提高性能和满足各项参数要求，必须要尽量减小存储器单元扇区的大小，
换而言之，也就是一个扇区内的字线和位线个数都要少。而另一方面，又必须满足 对存储器大容量的要求，唯一的的解决办法就是把多个扇区组合成扇区阵列。当然 这一解决方案必须靠设计更多局部位线解码及更完备的字线解码电路来实现，关于 这方面的设计将在下一章节中进行详细地阐述。
在上一节中已经设计出了符合要求的扇区，其由 128 根字线，1024 根位线组 成，也就是一个扇区共有 128(字线数目)X1024（位线数目）= 128K 存储单元，而由 于每个存储单元可以存储两个比特的信息，所以一个扇区共可以存储 256K 比特的 信息。由此很容易能够得出要设计 1M 比特存储容量的存储器需要由四个这样的扇 区构成，扇区与扇区之间通过全局位线进行连接，参见图 3.6 扇区阵列的示意图。
图 3.5 改进的扇区架构 Figure 3.5 the improved architecture of sector
由此，在存储单元阵列中，其最基本的组成部分变成了扇区，而不再是单个的
Figure 3.6 the array of sector
致效率下降。另外，如何减小功耗也是要重点考虑的内容，尤其是在写操作需要大 电流的过程中。如果利用上述的扇区阵列结构，由于全局位线是金属层故寄生电阻 小，所以必然压降也小，而且利用全局位线选择开关可以使电压只加在一个扇区 内，而其余扇区处于关闭状态，大大减小了功耗。
3.6 本章小结
上述的存储单元阵列的设计首先满足了存储容量的要求，其次，由于扇区内的 字线和位线的长度有限，也就是说，一条位线或字线上连接的存储单元个数有限，
从而可以大大减少不必要的电压冲击，避免对存储单元的阈值电压造成影响，保证 了存储单元有足够多的可擦写次数及其足够长的数据保持时间，提高了可靠性。除
从而可以大大减少不必要的电压冲击，避免对存储单元的阈值电压造成影响，保证 了存储单元有足够多的可擦写次数及其足够长的数据保持时间，提高了可靠性。除