4.1 概述
行列解码电路，也就是字线和位线的解码电路是存储器设计中最为重要的部分 之一。它直接关系到存储单元阵列读写擦操作的达成和访问速度的快慢，也是一个 存储器设计项目成功与否的关键。现如今，随着存储器新功能的不断增加，容量越 来越大，操作电压更加多样，行列解码电路的设计也日趋复杂化[20]。
目前设计的存储器阵列由 0.5M 个紧密连接在一起的存储单元组成，如果这些 存储单元不能靠外部提供的地址一个一个的单独被选中去进行读取、擦写的操作，
显然将不能使用它们来存储信息。所以，必须设计正确的行列解码电路，也就是可 以靠对外部输入地址的解码来正确的找到相对应的存储单元。
要进行行列解码电路的设计，还必须引入一个新的概念，即输出端口的数目，
也就是一次读取要输出的比特数。绪论中已经提到，要设计的存储器是 8 个输出端 口，也就是每次读取操作要输出 8 比特的信息。所以，如果要完成一次读取操作，
必须通过行解码选中一条字线，通过列解码选中 8 条全局位线连接到存储单元的漏 端，并且给选中的字线和位线加上适当的读取所需的电压，还要列解码出另外 8 条 连接存储单元源端的全局位线并与灵敏放大器相连来探测选中的存储单元电流的大 小。每次要选中的 8 个存储单元都位于相同的字线上，不同的位线上。而对于擦写 操作也与读取操作类似，同样需要借助行列解码电路选取字线和位线来实现。
4.2 存储单元阵列的位图
在上一章中，存储单元阵列和基本的分割方式已经基本确立。整个阵列是由 4 个扇区组成，每个扇区拥有 128 根字线，1024 根局部位线，512 根全局位线。接下 来，要根据这一结构确立存储单元阵列的位图，也就是每个存储单元与地址之间建 立严格的一一对应。前面已经提到，存储器输出端口的数目是 8 个，也就是一个地 址对应 8 个比特，由此可以得出整个阵列行列解码需要的地址数是： 4（扇区数 目）X 128 (每个扇区的字线数目) X 1024 (每个扇区的局部位线数目) X 2(每个存储 单元可以存储两个比特的信息) / 8(一个地址对应 8 比特输出)=131072。也就是说需 要 131072 个地址，由于是采用二进制的解码，故可得出需要的地址位数为
ln131072/ln2 = 17。
整个存储单元阵列有 4 个扇区，所以需要 2 位地址进行解码。每个扇区有 128 Table 4.1 the bit map of memory array
位线解码的位图表 扇区解码的位图表
Sector A16 A15
3 1 1
从图 4.1 可以看出，字线其实是相互连接在一起的存储单元的控制栅。换句话 说，就是连接在同一条字线上的存储单元的控制栅组成了这条字线。由于存储单元 的控制栅是多晶硅层，其单位方块的电阻值一般都在 10~20 欧姆，远远大于金属层 的单位方块电阻(一般为十分之一欧姆的量级)。除此以外，从图 4.1 还可以看出，字 线与字线之间的距离非常小（0.25 微米），而且长度非常长（400 微米左右）。字 线都是半导体，而字线与字线之间的是一层绝缘体，也就是说，在这种条件下，相 邻的两条字线就是一个电容的两个极板，而且字线与其上下极板也存在着寄生电 容。综上所述，字线本身就是一个分布式的电阻电容网络。前面已经提到，此电阻 电容网络直接关系到字线解码电路的设计，因为字线的建立，其实就是字线的解码 电路对这一电阻电容网络的驱动。
下面，将阐述如何进行字线分布式电阻电容网络的计算。
4.3.1 字线的电容
计算字线的电容首先要建立存储单元的三维图，再根据三维图得出等效模型。
请参见图 4.2，左边是图 4.1 的 AA`剖面的一个存储单元的三维图，右边是字线电容 计算的等效模型[22]。
图 4.1 存储单元阵列版图的真实截图 Figure 4.1 the print screen of memory array layout 局部位线的解码电路
字线的金属层的连接 字线
局部位线 一个存储单元
A A`
由等效模型得出字线的电容共包括如下几个部分：字线作为存储单元控制栅的 部分与沟道间形成的电容，字线作为控制栅之间的连接部分与 N+ 扩散区（存储单 元的源漏端）形成的电容，字线与上层金属之间形成的电容 。另外还有字线与字线 之间耦合的电容。
图 4.2 存储单元的三维图和字线电容计算的等效模型
Figure 4.2 the 3D of memory cell and the model for capacitance calculation
根据计算等效电容的公式 4.1[23]，可以大致得出字线的电容值。
Tunnel oxide Oxide
相对于字线电容的计算，电阻的计算就简单的多了。根据工厂提供的字线的单 位方块电阻值，再计算出字线总的方块数，即字线总的长度除以字线的宽度，然后 把得到的方块数乘以单位方块电阻值就得出字线的电阻了。上面已经提到，字线是 多晶硅层，其方块电阻在 15 欧姆左右，根据上述的计算方法得出字线的电阻值 为：[382.8(字线的长度)/0.18（字线的宽度）]X15(字线单位方块的电阻)=31.9 K
而上面计算到的字线电容大概在 1 皮法的量级，根据信号建立时间的计算公式 4.2[24]得出，字线被建立起来的时间将达到：2.3X31.9KX1P= 70ns，已经远远超出了 对其不能超出 5 纳秒的限制条件，从而导致绝对不能实现 50 纳秒的读取速度。
字线多晶硅的长度是 382.8umÆR=(382.8/0.18)X15=31.9K
字线的金属线支路的长度 382.8umÆR=(382.8/0.23)X0.12=200 欧姆 金属与多晶硅连接的通孔的电阻 R=20 欧姆
电容：
字线多晶硅部分的电容 C=751fF 字线的金属线支路的电容 C=406fF
根据以上的计算结果，可以得到字线的分布式电阻电容网络如图 4.3 所示。
另外，由于字线的驱动电路要置于存储单元阵列的一边，必然有的存储单元离 驱动源较近，有的离驱动源较远，所以必须从中选取最差的一个存储单元作为仿真 的对象，这样才能保证所有存储单元控制栅电压的建立时间都小于等于仿真结果。
由分析得出，建立时间与 RC 成正比，位于同一条字线上的存储单元所看到的电容 是一致的，唯有电阻不同，所以只要选取与驱动源之间存在最大电阻的一个存储单 元作为仿真对象就可以了。由于加了字线的金属线支路，故与驱动源之间存在最大 电阻的存储单元不再位于离驱动源最远的地方了，而是大约位于字线中间位置，如 图 4.3 所示。
4.4 位线的电阻和电容
同计算字线电阻和电容的方法一样，同理可以计算出位线的电阻和电容，从而 得到准确的位线的建立时间。在此就不赘述了。但要再次强调的一点是：在存储单 元阵列的设计中，采用了全局位线与局部位线搭配的方式，如此一来，大大减小了 位线的电阻和电容，因为全局位线全部是金属层，电阻小。而在选中某个扇区的局 部位线时，其他扇区的局部位线的解码电路都处于关闭状态，也就是这些扇区局部
图 4.3 字线的电阻电容分布式网络
Figure 4.3 the distribution resistor and capacitance network of word line
位线的电容不会增加到全局位线上，故全局位线电容也小。经过粗略计算位线的 RC 值小于字线。由于在读写擦的操作中，选中的字线和位线同时被驱动，那么位 线的建立时间将不晚于字线的建立时间。
另外，位线解码电路的设计考虑的重点不同于字线解码电路。这是因为，在读 写擦操作中，当位线的驱动源加电压时，将有电流流过存储单元，形成回路，而电 流的存在必将导致在电流流过的路径上产生压降，如何保证这个压降在合理的范围 内，也就是加在位线驱动源上的电压和存储单元的漏端最终得到的电压之间的差值 不能过大，是位线解码电路设计的重点。否则将导致最终落在选中的存储单元的漏 端的电压过低，从而读取失败或擦写的效率大大降低。
4.5 字线解码电路的初步设计
所谓字线的解码就是每对应一个字线解码地址唯一的选中一条字线，最直观的 方法就是：如果有 N 位地址，就设计 2 的 N 次方个 AND 来解码 2 的 N 次方条字 线。如图 4.4 所示[25]：
从原理上看，这是一种最为简单的解码电路设计，然而这种设计却带来了诸多 的问题：
1. 连线多，每个 AND 都要与每个地址位进行连接。
图 4.4 初始的字线解码电路 Figure 4.4 the initial word line decoder schematic
2. 面积大，每个 AND 都有 9 个输入，版图面积会很大。 XSEC，XP，XQ，XR，并称其为地址的预解码，虽然如此设计，并没有减少 AND 的个数而且还有所增加，但是 AND 的输入由 9 变成了 3。具体参见图 4.5 地址的预 解码和字线解码的架构。
下面对上述的字线解码电路的改进设计作详细地阐述。由于已把整个存储阵列 分成了四个扇区，根据存储阵列的结构与地址访问的顺序，分配最高的两位地址
（A16，A15）作为扇区的选择地址，由这两位地址预先解码出 XSEC[0:3]用以选中 不同的扇区，比如 XSEC0 可以选中第一个扇区，把 XSEC0 作为第一个扇区字线解 码电路所有 AND3 的一个输入，再加上另外两个输入 XQ[0:1]和 XR[0:7]的逻辑操 作，就可以唯一的选出 8 条字线。根据地址与存储单元阵列的对应关系，16 个 AND3 的输入将依次为：XSEC0，XQ0，XR0；XSEC0，XQ1，XR0；XSEC0，
XQ0，XR1；XSEC0，XQ1，XR1；XSEC0，XQ0，XR2；XSEC0，XQ1，XR2；
XSEC0 ， XQ0 ， XR3 ； XSEC0 ， XQ1 ， XR3 ； XSEC0 ， XQ0 ， XR4 ； XSEC0 ， XQ1，XR4；XSEC0，XQ0，XR5；XSEC0，XQ1，XR5；XSEC0，XQ0，XR6；
XSEC0，XQ1，XR6；XSEC0，XQ0，XR7；XSEC0，XQ1，XR7；而每组 AND3 唯一选中的 8 条字线，再通过 A8，A9 和 A10 预先解码出的 XP[0:7]的逻辑操作就 可以从 8 条字线中唯一的选中一条字线了。而另外三个扇区，只要把解码电路中所 有的 AND3 的一个输入分别改变成 XSEC1，XSEC2，XSEC3 就可以完成每个扇区
字线的解码了。通过图 4.5 的示意及其以上分析，明显看出，在这种改进的设计 中，采用的是一种分等级的字线解码方式，这种解码方式不但弥补了最初的那种解
字线的解码了。通过图 4.5 的示意及其以上分析，明显看出，在这种改进的设计 中，采用的是一种分等级的字线解码方式，这种解码方式不但弥补了最初的那种解