接觸蝕刻截止層厚度應變對奈米等級矽電晶體之電特性與可

明新科技大學 校內專題研究計畫成果報告

計畫類別：任務型計畫 整合型計畫 ■個人計畫

計畫編號：

MUST-101 電子-1

執行期間： 101 年 01 月 01 日至 101 年 09 月 30 日

計畫主持人：陳肇業

共同主持人：王木俊

計畫參與人員：杜重寬/ 吳國維

處理方式：公開於校網頁

執行單位：明新科技大學/電子工程系

接觸蝕刻截止層厚度應變對奈米等級矽電晶體之電特性與可

靠性研究

中文摘要

隨著半導體生產技術的進步，金氧半場效電晶體已從 100 微米的世代進入到 28 奈米或更小的世代，遵循摩爾定律(Moore’s law)的原則下，作元件尺寸大小的 微縮，如何不因尺寸微縮而仍然可提升元件效能，已成為每一個製程世代，積極 解決的主要目標之一。近年來，其他學者提出應變矽技術以提高元件的載子遷移 率，進而提升元件的驅動電流。一般而言，此應變技術是以利用矽與鍺的晶格常 數不同造成匹配不均，來產生電晶體通道(矽鍺通道)形變，其技術大致可分為單 軸應變和雙軸應變。為因應 n/pMOSFET 對應變通道之需求不同，改以單軸應變 在 X、Y、Z 得到不同載子遷移率的變化，分別提高電子或電洞之遷移率，最有 可能被導入量產。 由文獻指出，X、Y 平面位於拉伸應力下，電子或電洞的載子遷移率，皆有 明顯的提高。對於 p 通道元件而言，電洞載子遷移率的增加是由於有效載子質量 (Effective mass)的減少 ; 對於 n 通道電晶體載子遷移率增加而言，則為載子在電

II

Abstract

With the semiconductor production technology promotion, the MOSFET manufacturing technology was evolved from 100-um node to 28-nm node or beyond, following the Moore’s law to shrink the feature sizes of the transistor devices, especially in gate length and width. How to promote the device performance under device shrinkage is a huge task and one of the mainly improved objectives for each advanced process evolution. Generally, the strained channel, SiGe channel, of MOSFET was fabricated by the lattice length mismatch between Si and Ge atoms. The SiGe channel was usually performed with uni-axial and bi-axial strained technology. To fit the requirements of electron/hole mobility in strained n/pMOSFET, respectively, the uni-axial strained technology is essential which provides the respective strained directions, X-, Y- and Z-directions.

Some literatures had pointed out that the electron mobility and the hole mobility were obviously promoted with the tensile strain in X-Y plane. For p-channel device, the increase of hole mobility is possibly attributed to the reduction of effective hole mass. For n-channel device, the carrier mobility is increased by the reduction in both inter-valley scattering and inter-band scattering.

In this work, we will discuss the junction efficiency for (110) nano-regime CESL strained MOS devices with different Si capping layers and temperatures, and analyze the electrical characteristics of p-type devices. Some literatures mentioned that the n-type devices in the CESL compressive strain illustrated the weak performance. Therefore, it will be ignored in this study. In this work, the temperature stress on the devices varied from 25℃ to 125℃. The characteristic analysis among different

Si-cap thicknesses (24Å and 39Å ) and the non-strained will be executed. Furthermore, the edge or bulk junction leakage among them will be probed and correlate the related failure mechanisms. The device reliability will be somewhat mentioned.

Keywords：CESL, MOSFET, strained silicon technology, SiGe channel, carrier

表目錄

表 2.1 元素與化合物半導體[5] ... 3

表 2.2 在矽與鍺中，不同的金屬功函數與能障高度表[7] ... 18

表 2.3 非等向蝕刻液的比較[12] ... 42

表 3.1 不同方向的 Local strain 對 CMOS 的影響 ... 44

1

第一章

緒論

1.1 簡介

因著全球電子產業技術的進步，台灣半導體產業較為成熟，從早期的 0.8 微 米進入到 45 奈米或更小的尺寸元件，在奈米等級的產品世代中，亦將會趨向於 高速和低電量的 IC 產品設計。在目前發展超大型積體電路(Ultra large scale integrated circuit, ULSI)的過程中，為了不斷地提高電路的高積集化程度和操作速

度，元件的尺寸是必須做得越來越小，但元件尺寸的持續縮小化，終究會遭遇到 傳統製程及物理的限制，因此，元件閘極的通道長度或閘極氧化層厚度的微縮或 製程突破已是必要的趨勢。隨著製程技術不斷地進步和尺寸越縮越小趨勢下，將 會出現不可避免各種短通道效應，以及增加閘極氧化層間漏電流的產生。為了解 決這樣的問題，人們開始尋找其它替代方式。其中，在晶圓材料上做應變的作用， 來改善元件載子遷移率，是一種可行性的方法，而材料應變矽僅需改變些許的矽 基材表面。在製程中與 CMOS (Complementary metal-oxide semiconductor) 元件相 容，不需再大幅地改變製程，即可有效地提升元件性能特性。

3

第二章

元件物理概論

金 氧 半 場 效 電 晶 體 (metal-oxide-semiconductor field effect transistor, MOSFET) 元件結構上來看，其主要材料為矽，用矽的原因是在於元素週期表 中 IVA 欄是半導體主要範圍，其中矽的含量是最高，占地殼的百分之二十六， 所以取得容易；而其生成的二氧化矽是一種良好又穩定的介電質，在於能隙 方面矽擁有比較大的能隙，所以能承受較高的工作溫度和較大的雜質參雜範 圍。半導體材料中固態材料可分為三類-絕緣體、半導體及導體。絕緣體如融 凝石英及玻璃有很低的傳導係數，傳導係數大約介於 10-18_{到 10}-8 S/cm 之間， 而導體像是鋁以及銀有很高的傳導係數，傳導係數一般在於 104_{到 10}6 S/cm， 而半導體的傳導係數則是介於絕緣體與導體之間。

2.1 材料結構

半導體是指導電率介於金屬與絕緣體之間的材料，並且，導電率可由溫度改 變、照光激發及摻雜(Doping)等方法來提升。由於半導體電特性可由電壓的調變 而改變，因此半導體元件已成為電子電路研究的主要目標。 半導體電子特性及光的特性與半導體中所含有的雜質種類，有極大的關連 性。雜質可準確地被控制植入於半導體中。加入半導體中的雜質，可以大幅地改 變半導體的導電率，甚至負責導電機制的載子(Carrier)，也可由負電性的電子改 變為正電性的電洞(Hole)。半導體材料又依其構成的元素可分為元素半導體 (Element semiconductors)及化合物半導體(Compound semiconductors)。

GaSb InAs InP

由上表 2.1 列出可知，將不同價電子數的元素組合而形成化合物半導體，似 乎可以以排列組合對應每一個元素作用，這樣可以得到 III-V 族、II-VI 族、IV-VI 族的化合物半導體。元素半導體中的矽是目前工業中最主要的半導體材料，其原 因在於矽在地球表殼中存量豐富(約 25%)，又能在矽晶圓上面長出品質良好的氧 化層，所以在現今的半導體製程中矽材料已完全取代鍺，而對砷化鎵 GaAs 等化 合物半導體而言，因為有直接躍遷能隙的功能，故可應用在半導體發光元件上。

2.2

能帶與能隙

圖 2.1 為 p 型與 n 型半導體材料於 p-n 接面形成前，分開的兩個半導體材料

的能帶圖。導電帶(Conduction band, EC)的底部以 EC表示，而價電帶(Valence band,

與晶格振動、雜質或是其他晶格缺陷等做隨機散射，如圖 2.3(a)所示，是隨機的。 因此對電子而言，在一段時間的平均下，其移動距離可視為零，也意謂著靜電流 為零。而當加上一個小電場 E 如圖 2.3(b)，即有電流的移動。 圖 2.3 載子行進的路徑[6] 而圖 2.3(a)的運動路徑會突然轉折，乃是由於載子會與原子相碰撞所導致 的。而發生碰撞之間，載子所運動的平均距離，稱之為平均自由路徑l_a(Mean free

path);而載子移動所需要的時間，則稱之為平均自由時間c(Mean free time)。

圖 2.4 p-n 二極體之基本結構

(a) 主要載子的擴散: 在 p-n 接面剛形成時，接面兩側載子分佈不均，使電洞向 n 型區擴散，而電 子則向 p 型區擴散。 (b) 未遮蔽電荷的出現: 主要載子穿過接面即成為少數載子，會和多數載子復合而消失，並在接面上 附近留下帶正電的施體離子和帶負電的受體離子，因為這個區域缺乏可移動的載 子，故稱為空乏區。 (c) 電場建立，形成位能障: 當電場出現空乏區時，電場方向是由 n 型區(正)指向 p 型區(負)，而空乏區 兩側則形成接觸電位，所產生的位能障可阻止載子的擴散。 (d) 淨電流平衡: 電場將使得遷移電流和擴散電流達到平衡狀態，在此之後，空乏區寬度就保 持固定。 (二)空乏區寬度: 由於淨電荷必須為零，空乏區在 p 型和 n 型區寬度 Wn(=Xn)及 Wp(=Xp)會滿 足下式: WnND WpNA W_n W_P W (2.20) 可解出: D A D P N N N W W   (2.21) D A A n N N N W W   (2.22) 當 NA>>ND時可知:Wp0、WnW。

其中 NA 為受體濃度(Acceptor concentration)，與 ND 為施體濃度(Donor

concentration)。

2.4.3 空間電荷

15 在平衡時，空乏區內之電流為零，因此，擴散電流和漂移電流互相抵消，以 電洞為例。   0 dx dp qD E qp J_p _{p P} (2.30) dx dV dx dp D E p p _   (2.31) 藉著愛因斯關係式(Einstein relation) 11600 T q KT D D n n p p _{  }   (2.32) 可以整理下式 p dp q KT dV  (2.33) 對 dV 從-xp積到-xn可得到內建電位 Vbi                  





A D i N n N x p x p x p x p x x bi N N n q KT q KT q KT p dp q KT dV V D i A n p c p n p ln ln ln ln 2 / ) ( ) ( ) ( ( 2 ) (2.34) 故可得到內建電位為:                i D i A i A D bi n N n N q KT n N N q KT V ln ₂ ln ln (2.35)

2.5

MOSFET 元件物理特性

所謂 的 MOS 元件 ，即以閘 極金屬 (Metal) 、氧化層(Oxide)以及半導 體 (Semiconductor)三種基本結構而命名，圖 2.11 為金氧半(MOS)元件剖面結構圖。

早期 MOSFET 的閘極(Gate electrode)使用金屬作為其材料，如鋁(Al)材料，但隨 著半導體技術的進步，現代的 MOSFET 閘極早已用多晶矽(Polycrystalline silicon)

ψm為閘極金屬之功函數。 ψs為半導體之功函數。 而半導體的功函數與金屬的功函數是有差別的，因為，金屬的費米能階 (Fermi level)在半導體導電帶最低能階(EC)之下，所以半導體的功函數如下式所 示。 q E E_{C F FB} S (  ) /  (2.37) 因此 0 2 ) ( _            B g m s m ms q E q q q q q      (2.38) 電子能夠由材料的費米能階脫離而達到完全自由所需之能量稱之為功函數 (Work function)。自由電子所在之位置稱之為真空能階(Vacuum level)，而金屬的

費米能階(Fermi level)就在材料表面上，因此其功函數便是真空能階和費米能階 的差。 表 2.2 在矽與鍺中，不同的金屬功函數與能障高度表[7] Ag Al Au Cr W Ni ψm(真 空) 4.3 4. 25 4.8 4.25 4.6 4.5 n-Ge 0.5 4 0. 48 0.59 N/A 0.48 0.49 p-Ge 0.5 N/ A

0.3 N/A N/A N/A

19          A poly D i T S poly N N n V , 2 , ln  (2.40) 實際上，氧化層或氧化層與半導體之介面所存在的電荷，對金氧半結構之平 帶電壓有更大的影響。通常平帶電壓會和閘極所供應的電壓有關，使得半導體的 能帶是平的，任何在氧化層或是介面(Si/SiO2)上的電荷都會影響到平帶電壓值。 假設氧化層與半導體間電荷 Qi，和在氧化層內之電荷捕獲分佈ρox，則平帶電壓 可定義如(2.41)式所示:



   ox T ox ox ox i ms FB x dx C Q V 0 ) ( 1 _   (2.41) (2.41)式中的第二項為氧化層所引起的電荷，存在的位置在氧化層與半導體

25





_         2 2 DS DS T GS ox n D V V V V L W C I  (2.46)

其n為載子遷移率(Carrier mobility)、W 為 MOSFET 的閘極寬度、 L 為

當 VD很小時，約 0.05V 或 0.1V，(2.47)式可化簡為: _{D n ox}



V_GS V_T



V_D L W C I   (2.48) 汲極電流 ID與閘極偏壓 VG轉移特性應為一條直線，如圖 2.22 中的虛線所示。但 是，在很小及很大的 VG值時，實際的數值會偏離公式(2.48)所預測的值。在 VG 值很小時，直線的誤差是因為次臨界電流(Subthreshold current)的影響;而 VG值很 大時，直線的誤差會是因為閘極電壓變大，使得載子移動速率變小的主因所致。 此外，由(2.48)式，可以根據實驗數據來決定出遷移率和臨界電壓值。載子的遷 移率可由圖 2.22 中直線之斜率來求得[8]，而次臨界電壓 VT可以由切線與 ID=0 之交集處求之。我們利用 (2.48)式，亦可得到在線性區的通道電導 (Channel conductance) 或 稱 汲 極 電 導 (Drain conductance) 以 及 轉 移 電 導

其中 L L n n dy dn _ (0) ( ) L L n n q A D dy dn qAD I_D  _n  _n (0) ( ) (2.56) 其中 A 為電流流過的截面積，L 為通道長度，Dn為電子的擴散係數(Diffusion coefficient)，n(0)為源極端電子密度，n(L)為汲極端電子密度。 kT q i B s e n n(0) (  )/ (2.57) i q kT B D S e n L n( ) (   )/ (2.58) 其中，ψs為源極端的表面電位，將(2.57)式與(2.58)式代入(2.56)式，可得(2.59) 式: qV kT qV V kT kT q i n D T G D B e e L e n qAD I / ( )/ / ) 1 (       (2.59) S與D分別為源極和汲極的表面電位，且ψs可以近似於ψsVG-VT因此， 汲極電流 ID將呈現衰減指數，若考量些許漂移現象於實際運作時[35]，需有所修 正，如下式所示: _ID  _eq(VGVT)/kT _(2.60)

其中= (1+Cd/Cox)，Cd:通道空乏區的單位電容值(Channel depletion capacitance) 。

29 由汲極電流公式可知，遷移率和汲極電流成正比關係，所以當閘極電壓不斷 增加時，遷移率也隨之減小，而汲極電流也會跟著減小。這是因為 MOSFET 通 道中載子的遷移率是受到垂直電場的影響如圖 2.24 所示，因為受到垂直電場的 影響，使得載子受到吸引作用，於通道表面上產生散射現象。另外，遷移率也和 溫度關係密切，因為當溫度愈高時，載子的表面散射與晶格散射愈嚴重，使得遷 移率嚴重下降，所以遷移率和溫度是成反比關係。 圖 2.24 n 型 MOSFET 通道中的電子受到電場作用示意圖[11]

2.11 短通道效應

當早期製程技術演進到通道長度小於約 1μm 的 MOSFET 元件，會有一些以 前長通道沒有發現的現象發生，而把這樣的現象稱為短通道效應(Short channel effects, SCE)[16-17]。短通道效應可能引起輸出特性關係的改變，元件漏電流的 增加否或崩潰電壓(Breakdown voltage)下降等。若嚴重時，更有可能引起貫穿效 應(Punch-through effect)，使得元件特性大幅低地衰減;此外，還會伴隨著次臨界 擺幅的增加與汲極引起的能障下降(Drain-induced barrier lowering, DIBL)以及臨 界電壓下滑(Threshold voltage roll-off)等現象。

2.11.1 通道長度調變效應

在飽和區操作的 MOSFET，在 VGS固定下，ID會隨著│VDS│增加而微微上

33 圖 2.29 為 DIBL 短通道時發生在 n-MOSFET 的示意圖[11] DIBL 的發生會造成到次臨界電流的明顯增加，而短通道的次臨界電流會隨著汲 極電流的增加而提升，但對長通道而言，次臨界電流就與汲極電壓大小無關。對 於汲極電壓的增加會造成ΔVT下降的量愈大，這表示 DIBL 的程度愈嚴重。另 外，為了方便比較，業界常使用標準化(Normalization)表示法為下: (mV /V) V V DIBL D T    (2.67)

2.11.4 貫穿

當汲極電壓夠大時，可能會有明顯的漏電流現象，汲極經由短通道 MOSFET 的基板本體流向源極，可以分為本體貫穿(Bulk punch-through)、表面下貫穿 (Subsurface punch-through)、表面下 DIBL(Subsurfaced-DIBL)。而汲極接面的空乏

層寬度會隨著汲極電壓增加而擴張，如圖 2.30 所示。此時發生貫穿的電壓即稱 為貫穿電壓(Punch-through voltage)常以 VPT表示





3 j B PT N L r V   其中，NB為矽基底摻雜濃度，L 為通道長度，而 rj為接面深度。

)

Source(n



P-channel

Drain(n



)

39

由於矽屬於 Diamond cubic crystal 的結構。在<111>有最緻密的晶格密度，其 次為<100>，而<110>的晶格密度最小。因此蝕刻速率由快到慢依序為<110>、 <100>、<111>，而<100>與<111>方向夾角為 54.75 度。因此於蝕刻時將呈現 U 型蝕刻，最後兩面(111)平面沿<110>方向相遇而停止呈現 V 型如圖 2.39。 圖 2.39 (111)面上之圖形[14]

2.12.3 非等向蝕刻液

目前矽晶體的非等向蝕刻溶液有 EDP (Ethylenediamine-pyrocatecol-water) [14] 、 KOH(Postassiun hydroxide-water) 、 TMAH (Tetramethylammonium hydroxide)、Hydrazine-water 溶液、及 CsOH(Cesium hydroxide-water)等。表 2.3 為非等向蝕刻液的比較。

有機溶液: TMAH、聯氨(Hydrazine)及 EDP  聯氨(Hydrazine)及 EDP 具毒性且不穩定

 TMAH 與 IC 製程相容，可以用二氧化矽作為蝕刻阻擋層(Etching mask)，無 毒，但蝕刻速率較低。

鹼液: KOH，NaOH，LiOH，CsOH，NH4OH，並可添加異丙醇(IPA)等。

 KOH 低毒性、較佳的蝕刻面，故常被使用，但鉀離子會汙染 IC 製程。

TMAH EDP KOH

操作及處理 易 難 易

毒性 無 有 無

矽的蝕刻速率 ~1μm/min 0.02-1μm/min 1-2μm/min

蝕刻面平坦度 多變* _{極佳 佳}

IC 製程相容性 相容 相容 不相容

硼蝕刻停止 >1020/cm3 ≧5×1019

其他材料的選擇性 Al** Ta, Au, Cr, Ag, Cu N/A

蝕刻阻擋層 Si3N4, SiO2 Si3N4, SiO2 Si3N4

圖 3.3 Si-Ge 晶格結構圖 其 Eg關係式可得到以下表示式[15]: 1.12-0.41x+0.008x2 eV，x <0.85 (1.12eV 為矽能階能隙) 1.86-1.2x eV，x> 0.85 全面性應變可以得到較大的應變量，可提高載子遷移率，同時晶片的表面仍 然呈現完整的晶格，所以可以成長高品質的閘極氧化物，這與原有的 MOS 有相 同品質的介面，並與後續的製程相同，因此可直接應用在產品上。全面性應變的 拉伸方式是雙軸(Biaxial)，由於改變能帶與價帶的結構，造成能帶的分離，使得 電子更容易固定聚集在能帶中，因此，有效電子質量(Effective mass)降低，並且 也降低了載子在電子的谷間散射(Inter-valley scattering)情況與能帶間的散射 (Inter-band scattering)情況減少，進而提升載子遷移率。但由於局部性應變(Local strain)較能降低成本以及局部性應力對元件效能影響越來越大，所以目前也朝局 部性應力為發展趨勢。 圖3.4 全面應變矽電子、電洞遷移率增加結構圖[11] Si-Substrate SiGe buffer layer

43

3.2.1 全面性應變矽之物理機制

就上一節所敘，應變矽在通道中的應變引起的導帶(Conduction band)與價電 代(Valence band)的分離(Splitting)，進而提升電子的載子遷移率，也因導電帶的 分裂使得載子在導電帶中會先填到能量較低的2能谷，所以降低2能谷與4能 谷之間電子的谷間散射(Inter-valley scattering)，進而提升電子的載子遷移率，如 圖 3.5 所示。當中每一個垂直軸傳輸質量和一個水平軸傳輸質量，在電子還沒經 過 Strain 應力前，分別要填到六個能谷的機率是相同的，以下為在通道方向的有 效質量 1 4 2 6 1                       t m m m  (3.1)

其中m:縱向質量(Longitudinal mass)與mt:橫向質量(Transverse mass)。

最早研發出來是 Intel 公司，在 2002 年宣佈將在 90 奈米製程導入此技術。 單軸應變矽的ㄧ個重要特點就是，在高電場下，依然會保持高遷移率並不會像全 面應變矽之電洞遷移率下降的現象，另外，就是這種應力只能增強一種形式的 MOS 元件，例如是增加電子遷移率或是增加電洞遷移率，所以單軸應變對載子 遷移率的影響並不同，在 X、Y、Z 三方向可分別得到不同載子遷移率的變化， 如圖 3.6 與表 3.1 所示。從表列可以看出，在 X 軸方向，拉伸(Tensile)應變會使 得 n 型電子遷移率提高，並抑制 p 型的電洞遷移率，反之，若以壓縮(Compressive) 應變方式的話，會使 n 型電子遷移率降低，但提高 p 型的電洞遷移率。若 X、Y 平面位於拉伸應力下，電子或電洞的載子遷移率，皆有明顯的提高[16]。對於 p 通道元件而言，電洞載子遷移率的增加是由於有效質量(Effective mass)的減少; 對於 n 通道電晶體載子遷移率增加而言，則為載子在電子的谷間散射(Inter-vally scattering)情況與能帶間的散射(Inter-band scattering)情況減少有關。單軸應變的 原理則是採用某些製程步驟:

1. 淺溝槽絕緣(Shallow Trench Isolation, STI)。

2. 矽化反應(Silicidation)

3. 接觸蝕刻停止層(Contact Etch Stop Layer, CESL)

45

應力

方向

X

Y

Z

CMOS速度表示

NMOS

PMOS

下降

下降

提升

提升

提升

提升

應力

方向

X

Y

Z

CMOS速度表示

NMOS

PMOS

下降

下降

提升

提升

提升

提升

提升

提升

提升

提升

表 3.1 不同方向的 Local strain 對 CMOS 的影響

的電洞遷移率。圖 3.9 為應變矽在 n/p MOS 拉伸或壓縮結構圖。一般沉積氮化矽 層有兩種方式:第一種是使用高溫成長化學氣相沉積(High temperature chemical vapor deposition，CVD)，這種沉積氮化矽層常具有拉伸應變的效果，另外，第

二 種 則 是 利 用 電 漿 輔 助 化 學 氣 相 沉 積 (Plasma enhanced chemical vapor deposition，PECVD)，而這種沉積氮化矽層常具有壓縮應變的效果[19]。利用通 N2或 SiH4氣體的比例混合改變，也可達到適當的伸/壓應變調變。 (a) (b) 圖 3.9 應變矽在 n/p MOS (a)拉伸和(b)壓縮的結構圖 局部應變矽與全面應變矽的不同，在於全面應變矽需做在同一晶片上，而局 部應變矽製程可獨立製作完成單一的 n/p MOSFET，這樣可以免除全面應變矽可 能造成的基材缺陷，如差排(Dislocation)等。由於 Si(1-x)Ge(x)是合金方式的成長在 矽基材上的，因此它存在兩種情況，以下為介紹兩種不同的成長方式。

3.3.1 非共度成長

圖 3.10 為非共度成長(Non-commensurate growth)示意圖。磊晶層材料按照其 自身的晶格常數規律地排列原子，但由於兩者的晶格常數不同，在它們的成長界 面處會形成界面缺陷。若界面缺陷的大量存在於它們向磊晶層中的延伸，則會形 成線差排，嚴重時，會影響材料的光學和電學特性，所以這一種成長方式是成長 SiGe 材料時，不希望出現的現象。

Substrate

Tensile

Compressive

Strained

Substrate

Compressive

Tensile

Strained

49

3.4 應變矽元件面臨之問題

雖然應變矽元件與 CMOS 的製程相容，但依然會面臨一些製程上的考驗， 以下乃可能之危機問題所在: 1. 由於 SiGe 的能隙[22]比 Si 還要來得小，這會使得應變矽會比 Si 的接 面漏電流更為嚴重，雖然在高性能元件上的應用影響較不重要，但依 然需要謹慎地對漏電流這部分進行改善。

2. 在製程中的熱預算(Thermal budget)[23]會影響到摻雜物在 SiGe 中進

行擴散外，也會使得晶格結構重新排列，而由於應變鬆弛 (Strain relaxation)會降低原有的載子遷移率，使得載子遷移率降低。 3. 而在目前生產方面遇到最大的瓶頸，在於不容易生產高品質的矽鍺基 板，在傳統上，矽鍺基板是普通的矽基板上生長一層很厚的矽鍺合 金，稱為虛擬基板，但由於矽鍺合金和矽基板的晶格大小相差太大， 當生長的矽鍺合金太厚時，為了能釋放位能，所以在表面上會產生許 多缺陷的現象，這些缺陷會嚴重破壞元件的電性。

4. 由於 SiGe 的熱傳導係數不好，在 Bulk strain-Si 的應用上，會有類似

SOI(Silicon-on-Insulator)Self-heating[24]的現象，因此，會因溫度在高 電場下造成載子遷移率的下降現象發生，表 3.4 為各材料的傳導係數。 熱傳導係數（bulk） Si 168W/Km 0.3 0.7Ge Si 8.3W/Km 2 SiO 1.4W/Km Ge 59.9W/Km 表 3.4 各材料的熱傳導係數[11]

3.5 應變矽元件應用

寄生電容、良好的隔離，以及應變矽極高的載子遷移率和較大驅動電流等優點。 通常電晶體的操作速度會受到寄生電容的影響，早期元件因為通道與植入濃度較 小，因此，造成元件的寄生電容並不大，以致於不會造成元件操作速度變慢。然 而，當元件尺寸為縮至奈米等級時，濃度較高的通道就必須避免短通道效應和貫 穿的現象發生，這時，會間接地造成很大的寄生電容，因而會降低元件操作速度。

53

圖 4.3 八吋手動探針量測平台

4.1.2 半導體參數分析儀 Agilent 4156C

目前常見的半導體參數分析儀主要有美商吉時利儀器 Keithley instruments C4200 以及安捷倫 Agilent 4156C，本實驗所使用的儀器為 Keithley instruments

C4200 和安捷倫 Agilent 4156C。Keithley instruments C4200 的內建文件說明及隨

析度 可量測電流準 確度 3pA 最高取樣點 10,001（linear、log、thinned-out） 脈波寬度 0.5msec-100msec 取樣解析度 （Auto） 60μs-480μs 解析度為 20μs 480μs-1s 解析度為 80μs 1s-65534s 解析度為 2ms 表 4.1 Agilent 4156C 功能表

另外，Agilent 4156C 系統軟體使用是 Agilent Technologies 所提供的 ICS 軟 體進行自動控制，能方便且快速進行量測。而一開始量測時，在設定間隔值(Step) 時，先以較大的間隔值作為第一次掃描，若要更精準的解析度值時，在降低其間 隔值，這樣可減少不必要的時間在操作量測上，此外，可以外接一台個人電腦， 透過 GPIB 卡可以直接作為 4156C 設定，然而，設定值須依不同量測元件給予不 同的設定值，要特別注意的是，盡量不要提供太大電壓值，以避免造成閘極氧化 層崩潰。 圖 4.4 Agilent 4156C 外觀示意圖

4.1.3 Agilent E5250A

Agilent E5250A 低漏電流切換開關處理器，可將單一測量機台，如 Agilent

4156C 或 4284A 連接到自動化操作的測量系統。圖 4.5 為 Agilent E5250A 外觀示

55

圖 4.5 為 Agilent E5250A 外觀示意圖

圖 4.6 Agilent 4156C 自動量測系統示意圖

4.2 元件介紹

在此初步介紹應變矽元件製程，一開始以 P-well 和 N-well 為基底，在沉積 一層 Epi-Si buffer layer 厚度為 50Å ，並在 STI 後沉積 100Å 的 Epi-SiGe，接下來 在沉積 Epi-Si capping layer 厚度分別有 24Å 、39Å 不同厚度，而這一層 Si-cap 層 可減少 SiGe 通道的介面缺陷(Interface-trap)，接著沉積 1500Å 厚度於 Poly-silicon gate electrode 層上，並沉積氮化矽(SiNx)於 pMOSFET 和 nMOSFET 元件閘極上。

4.3 實驗條件

本論文以 p 型元件下的 ID-VD、ID-VG、Mobility-temperatures、Junction leakage-temperatures 特性曲線做為分析。第一階段 CESL compressive 元件，其溫

為 10μm /10μm 的 Non-strained 元件輸出電流都比不同 Si-cap 厚度下的電流還要 小，但是當元件尺寸為 10μm /0.08μm 的情形下，│VG-VT│為 1V 時，Non-strained 比 Si-cap 39Å 略大 5.2%，目前推測，這是因為當元件的通道長度縮短為 0.08μm 時，因受到 CESL 壓縮效應的影響，沉積 Si-cap 39Å 太厚，使得載子不容易流 動，導致元件的驅動電流下降，但整體來說，當元件的通道長度越小，驅動電流 會越大。另外，利用(4.1)式可算出I_on的百分比。 % ed Non-Strain ned -Non-Strai Si-cap Ion 100  厚度 (4.1) 在 p 型元件下，元件尺寸為 10μm /10μm，VG-VT為 1V 時，Si-cap 24Å 比

Non-strained 的ΔIon多了 30%，Si-cap 39Å 比 Non-strained 的ΔIon多了 20%。由 此可見，在元件尺寸為 10μm /10μm 時，搭配 Si-cap 24Å 時，其元件效能是最好 的。當元件尺寸為 10μm /0.08μm 時，VG-VT為 1V 時，Si-cap 24 Å 比 Non-strained

的ΔIon多了 2.5%，Non-strained 比 Si-cap 39Å 的ΔIon多了 5.2%，由此可知，在

ID-VG將 p 型的應變矽元件操作在線性區(VDS=-0.05V)下，並對 ID取 Log 後， 可觀察到次臨界斜率，而當次臨界斜率值越小將更適合作為開關元件，並能夠快

速開啟或關閉，這表示臨界斜率越大時，ID隨著 VG的變化就越小，On-Off 的特

性就越不明顯;相對地當臨界斜率越小時，ID隨 VG的變化就越大，On-Off 特性就

67

表 4.10 第三階段之次臨界斜率比較

表 4.11 Non-strained PN 接面漏電流之比較，溫度 125℃

表 4.12 Si-cap 24Å PN 接面漏電流之比較，溫度 125℃

表 4.13 Si-cap 39Å PN 接面漏電流之比較，溫度 125℃

71

第五章

結論

因著技術不斷的進步，奈米製程已是現今半導體的趨勢，而近年來，其他學 者提出應變矽技術以提高元件的載子遷移率，進而提升元件的驅動電流，當矽晶 格受到應力產生應變，可將傳輸載子之有效質量縮小，遷移率增加及越容易達到 飽和速度。若使用應變矽技術作為載子傳輸通道，電子與電洞的載子遷移率有可 能皆增加，達到增加元件速度與驅動電流的目標。而由於矽與鍺晶格匹配不均， 所以鍺元素須以些微方式增加在製程中，使應變的效果保持在於基板內，以保持 低的差排密度，藉由磊晶矽緩衝層的沉積，可有效地減少矽基底與矽鍺通道差排 所帶來的不利影響。 在本研究中，第一、二、三階段的實驗，都採用 p 型應變矽電晶體於不同矽 覆蓋層(Si-cap)厚度下(24Å 、39Å )做電特性研究，其應變強度與通道介面的連 結是習習相關的。由於沉基一層適當厚度的矽覆蓋層，可以避免鍺原子擴散至閘

極介電層，使得通道的 Interface state 可有效降低，ΔIon可明顯的提高。另外，接

面漏電流的影響大小與元件的通道長度和溫度也有相關[25-28]。圖 5.1 為 p 型元

件接面漏電流與溫度的關係圖，元件尺寸為10μm/10μm，圖 5.2 為 p 型元件遷移

率與溫度的關係圖，元件尺寸為10μm/10μm。圖 5.3 為 p 型元件接面漏電流與溫

度的關係圖，元件尺寸為10μm/0.08μm，圖 5.4 為 p 型元件遷移率與溫度的關係

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