氧化釔鉿(HfYO)薄膜之閘極鐵電負電容製程開發與特性研究

科技部補助

大專學生研究計畫研究成果報告

　計　畫　

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　名　稱　

氧化釔鉿(HfYO)薄膜之閘極鐵電負電容製程開發與特性

研究

執行計畫學生： 曾澤瑞

學生計畫編號： MOST 107-2813-C-035-097-E

研 究 期 間 ： 107年07月01日至108年02月28日止，計8個月

指 導 教 授 ： 林成利

處 理 方 式 ： 本計畫可公開查詢

執 行 單 位 ： 逢甲大學電子工程學系

中 華 民 國 　 108年04月01日

摘要

本計畫進行氧化釔鉿(HfYO)鐵電材料薄膜經微波退火(MWA)與快速熱退火 (RTA)特性研究。以濺鍍製程沉積 HfYO 為鐵電層的 MFIS 結構為電容試片，觀 察否有鐵電性及負電容特性產生，並且比較不同退火製程條件下的氧化層漏電流、 電容大小以及鐵電負電容特性。 在 RTA 750℃製程條件下可觀察到最大的 P-V 磁滯迴圈，即有較佳的極化現 象，經由量測元件之 Ig-Vg特性後，可得知矯頑電場強度方面有不錯的表現。在 微波退火方面，經微波退火100 秒及 200 秒後的元件，施加偏壓至 3.4V~3.5V 時， 其極化(polarization)較明顯，有電容峰值產生，這個峰值意味有負電容效應產生。 綜合以上不同退火製程條件實驗結果，以MWA 200 秒退火鐵電氧化層較為適合， 在閘極漏電流及電容值上較其他退火製程條件有較佳的表現。 關鍵字：氧化釔鉿、鐵電材料、負電容、磁滯效應、極化

I

Abstract

This project studied the properties of hafnium oxide (HfYO) ferroelectric material films by microwave annealing (MWA) and rapid thermal annealing (RTA). The MFIS structure in which HfYO is deposited as a ferroelectric layer by a sputtering process is a capacitance test piece, and the presence of ferroelectricity and negative capacitance characteristics is observed, and the oxide layer leakage current, capacitance, and ferroelectric negative capacitance are compared under different annealing processes. characteristic.

The maximum P-V hysteresis loop can be observed under the RTA 750 °C process condition, that is, there is better polarization phenomenon. After measuring the Ig-Vg characteristics of the component, it can be seen that the coercive electric field strength has a good performance. . In microwave annealing, after microwave annealing for 100 seconds and 200 seconds, when the bias voltage is applied to 3.4V~3.5V, the polarization is obvious, and the peak capacitance is generated. This peak means that a negative capacitance effect occurs. Based on the above experimental results of different annealing process conditions, the annealing of ferroelectric oxide layer with MWA 200 seconds is more suitable, and the gate leakage current and capacitance value are better than other annealing process conditions.

II

致謝

感謝科技部提供經費協助此大專學生研究計畫，讓計畫能順利執行。從初期研 讀論文、中期晶片製作與量測到後期量測分析與計畫撰寫，讓我在這期間內獲取 許多課堂上學不到的知識，在本計畫執行的過程中，也感謝組員李軒毅、楊詔旭、 江維融等人的幫助，促使本計畫可以更順利的完成，也明白計畫報告要完成必須 要有大家的協助與幫忙，也讓我在這一年中的計畫受益良多。 特別要感謝我們的指導教授林成利博士，老師以土法煉鋼的方式，包括從一開 始就訓練我們閱讀論文並一再地告訴我們這個能力是非常重要而且必須的，讓我 們在實際研究中能夠深刻體會到並善用獲得的技巧漸入佳境，更在老師豐富的專 業知識下學習到了不僅僅只是課本的內容，許多課外知識及實作技巧都在我們日 後的專題研究上有了顯著的幫忙。也感謝新竹的國家奈米實驗室提供實驗機台以 及製程作業上的幫忙，讓我們能順利完成晶片的製作還有先進元件製程與可靠度 實驗室(ADPR)提供各類器材與機台，讓我們可以量測晶片特性，也特別感謝碩 班學長-黃義帆、鄭柏承、朱育璋等人，在晶片製作與實驗量測中給了我們很多 的建議以及幫助，協助我們晶片的量測及分析最後感謝組員這一年來的互相配合， 從閱讀文獻及工作分配到專題撰寫，我們不單單學習到了專業知識，更瞭解人與 人之間溝通的重要以及解決問題的能力在未來是不可或缺的也希望未來能繼續 與老師做更深入的研究並期許自己以後能有更好的突破及發展。

III

目錄

第一章 諸論... 1 1-1 前言 ... 1 1-2 研究動機 ... 1 1-3 負電容效應與鐵電材料 ... 2 第二章 文獻探討 ... 4 2-1 傳統 MOS 工作原理... 4 2-2 負電容電晶體工作原理與 High-k 鐵電材料 ... 5 2-3 負電容電晶體磁滯現象原因 ... 6 2-4 材料對於負電容電晶體之影響 ... 6 2-5 元件材料分析 ... 7 第三章 研究方法 ... 9 3-1 元件結構介紹與製程 ... 9 第四章 量測結果與討論 ... 12 4-1 元件特性曲線理論與探討 ... 12 4-2 NC-MFIS P-V 特性曲線量測... 13 4-3 NC-MFIS I-V 特性曲線量測 ... 16 4-4 NC-MFIS C-V 特性曲線量測 ... 21 4-5 NC-MFIS 不同製程條件實驗量測特性分析結果 ... 23 4-6 文獻比較 ... 24 第五章 結論 ... 26 參考文獻... 27

1

第一章 諸論

1-1 前言

負電容場效電晶體的介電層為鐵電材料，而鐵電材料為High K 材料，因為 C = k ∙𝜀𝐴 𝑑 ，因此在元件尺寸越來越小時，我們可以提高 K 值來讓電容維持一定 的值，並藉由鐵電材料的極化翻轉來提供正反饋，當外來電壓施加在鐵電電容上， 可幫助電耦極距翻轉，在此過程中，鐵電的電容將會有小於零的數值產生，由此 一來，會產生一個負電容，進而可以使MOS 電容變大，讓我們可以達到低功率 損耗甚至能夠獲得能量，產生通道表面電位提高的效果。不過隨著負電容效應越 大，造成的遲滯現象也會越嚴重，此為必須克服的問題。然而，負電容場效電晶 體可以利用減少氧化層薄膜厚度、或是不同的退火製程及閘極金屬材料，進而降 低次臨界擺幅(subthreshold swing, S.S.)、減少功耗以及降低磁遲滯效應的影響， 此研究主要進行改變氧化層材料並且量測其特性，藉此找出對於負電容場效電晶 體較合適及穩定的介電層材料。因為負電容場效電晶體可以達到比金氧半場效電 晶體更低的功耗，可應用於未來大數據世代，達到節能減碳的目標，也能夠創造 一定的商機。

1-2 研究動機

近幾年來，由於負電容效應的鐵電場效應電晶體在室溫下的次臨界擺幅(SS)可 以達到低於60 mV/dec，可以實現超低功耗，目前，有許多研究工作都以鐵電材

料為主，例如：HfYOx、Y2O3、HfAlOx和HfZrOx (HZO)，以實現更低的次臨界

擺幅值，以及低的閘極漏電流，但鐵電材料的缺點是有遲滯效應的產生。

2

之材料，其材料特性具有熱力學上的穩定性，並擁有高的崩潰強度(~4MV/cm)及

不錯的介電係數(ε=15~18)，根據文獻發現利用沉積非晶型的Y2O3作為閘極介電

層，初步展現了高介電係數、低漏電流密度及低介面態位密度等不錯的電性[2-5]。

然而，HfO2與Y2O3都是很好取代SiO2的材料，因為他們都有很寬的能帶間隙

(HfO2約5.8V、Y2O3約6V)以及相對大的介電常數，熱穩定性也比較好，且HfO2對

於目前製程兼容性也比較佳[6]，所以我們將兩個材料混合在一起，希望能降低元 件的漏電流以及達到更好的界面態密度。

1-3 負電容效應與鐵電材料

我們可以將鐵電材料的自由能由Ginzburg-Landau 理論的方程式表示 U = α𝑃2_{+ 𝛽𝑃}4_{+ 𝛾𝑃}6_{− 𝐸𝑃 --- (公式 1)} 此外，在熱平衡時 𝜕𝑈 𝜕𝑃= 0 --- (公式 2) 因此方程式可寫成 E = 2αP + 4𝛽𝑃3_{+ 6𝛾𝑃}5 _{--- (公式 3)} 以化簡後的方程式(公式3)，我們可以模擬鐵電材料的P-E特性曲線(Fig.1)；一般 材料的P-E特性曲線應為一條斜直線，而因為鐵電材料會產生殘餘極化與矯頑電 場的關係，所以鐵電材料的P-E特性曲線有磁滯效應產生，而因為負電容現象是 不穩定的，因為他只會發生在某些特定電壓下且不能直接被量測到，所以不能直 接從P-E曲線中看出負電容的現象，但我們可以利用P-E圖的斜率(C=dQ/dV)得出 在某些特定情況下，有負電容的情形產生(紅線) [7]。然而，這種電容值為負的情 形只會發生在鐵電層中，所以把鐵電電容與MOS電容串聯後可得(公式4) C_total =Cdel×CFE Cdel+CFE --- (公式 4) 因此，我們可以從元件的 C-V 特性曲線中發現總電容值有突然上升的情況，來 驗證是否有負電容效應產生。

3

4

第二章 文獻探討

2-1 傳統 MOS 工作原理

MOSFET是由金屬(Metal)、氧化物(Oxide)、與半導體(Semiconductor)組成之 場效應電晶體(Field Effect Transistor)，藉由閘極電場的控制作為開關，使元件導 通或截止。

MOS 電容器結構是 MOSFET 元件中的關鍵部分，以下三種模式在 MOS 電 容器的討論上是很重要的:聚集(accumulation)、空乏(depletion)以及反轉(inversion)。 當在閘極外接電壓(VG<VFB<0)，則在半導體內於靠近氧化物與半導體的界面將會 有一層電洞聚集層，即為聚集模式。當 VG逐漸提升(VG>𝑉FB)，此時靠近氧化層 與半導體界面的部分電洞聚集層會被半導體內的電場所掃離至空間電荷區，而電 子逐漸在氧化層與半導體界面處累積，電洞濃度仍大於電子濃度，即為空乏模式。 而當 V𝐺≫𝑉𝐹𝐵時，此時的電子濃度大於原本的電洞濃度，導致半導體由原本的 P 型傳輸機制轉換成 N 型的傳輸機制，即為反轉模式，如 Fig. 2 所示。

Fig.2 傳統MOS電容CV 圖(以PMOS為例)[8]

而加入鐵電層的 MOSFET 由於所需操作電壓較小，可以降低元件在開關時所 產生的損耗，而鐵電材料能夠達到陡峭的次臨界斜率，達到較低的 S.S.值，使元

5 件在開關時所需的外加偏壓降低，進而達到降低功耗的目的。 而利用SS值的公式[9] 𝑆𝑆 = ∂VG ∂logID= ∂VG ∂φS× ∂φS ∂logID= (1 + CS Cins) × 𝐾𝑇 𝑞 𝑙𝑛10 --- (公式 5) ∂VG ∂φS= (1 + CS Cins) --- (公式 6) 由(公式 5)中可以發現傳統的 MOSFET 的𝐶𝑖𝑛𝑠跟𝐶𝑠恆為正，因此導致 SS 值必會 大於 60mV/dec，但如果加入鐵電材料，將會使電容值出現負值，便能使 SS 值低 於 60mV/decade。

2-2 負電容電晶體工作原理與 High-k 鐵電材料

負電容效應的鐵電場效應電晶體因為在閘極電容連接後，通道在有限的閘極 電壓下提供的屏蔽電荷不足以屏蔽鐵電氧化層中的電偶極，在這種不完全極化的 情況下，會讓電偶極產生去極化電場，導致總電場增加，因而放大閘極電壓[10]； 近幾年來，負電容電晶體因為其特性，在室溫下的次臨界擺幅(S.S.)可以達到超 陡峭斜率，在ION/IOFF的比值也可以達到很高，如此一來，可以實現超低功耗，目 前 ， 有許 多研 究工 作都 以鐵 電 材料 為 主，例如： HfYOx、 Y2O3、HfAlOx和 HfZrOx(HZO)，以實現更低的次臨界擺幅值，以及極低之閘極漏電流，但鐵電材 料的缺點是有磁滯效應的產生(Fig.3) [11]。以下將會介紹High-k材料如何降低漏 電流以及遲滯現象為何： (1)為了讓元件效能可以提升，我們必須將閘極氧化層SiO₂的厚度不斷的減少， 但如果SiO₂厚度減少到1.5 nm以下時，會產生漏電流上升、摻雜材料從閘極滲透、

Poly-Si會空乏的效應，而根據等效氧化層 EOT=t_high−k(k_SiO2⁄k_high−k )得知High-k材料在相同的等效氧化層厚度時，可以有更大的物理厚度，更大的物理厚度可 以解決電子穿隧的漏電流問題，因此可以減少漏電流且可以維持一定的閘極電容， 我們必須使用High-k材料[12]。

6 (2) 鐵電物質在反覆磁化下會有磁滯(hysteresis)現象的產生，即極化強度隨電 場增加，當電場降為 0 後極化強度不會為 0，此時的極化值是殘存極化強度，這 種現象即為磁滯現象。

2-3 負電容電晶體磁滯現象原因

鐵電材料會有磁滯效應可以由兩種方式產生(1)由鐵電氧化層的表面陷阱 所導致，因為電子在施加正閘極電壓時會被陷阱捕捉，在通道形成負的陷阱電荷， 這會使V_th移動就會有磁滯現象的產生。(2)由鐵電物質的鐵電性所產生，因為在 閘極施放電壓下，極化會對準通道，此時通道中會感應出而外的正電荷，這也會 造成V_th的移動，形成磁滯現象。[11] 根據Poisson’s equation |∆V_th| = qNit Cox → ∂|∆Vth| ∂(qNit)= 1 Cox+ 1 CFE --- (公式 7) 其中N_it為表面電荷密度，由(公式7)可知，負電容電晶體較一般電晶體對於表面 電荷與臨界電壓間的關係更不敏感，因為負電容電晶體會有額外增加一個負電容 C_FE，這會使 1 Cox+ 1 CFE的數值下降，因此造成臨界電壓改變率不會因為表面電荷的 多寡有非常劇烈的改變，換句話說，表面陷阱對於負電容電晶體的影響也會低於 一般電晶體。[13]

2-4 材料對於負電容電晶體之影響

近幾年來的以BiFeO₃、PZT、PVDF、HfZrO(HZO)、HfYO作為材料居多，但有 一些材料雖然能達到低的次臨界斜率，但也會伴隨非常明顯的磁滯現象，根據研 究發現GeSn pFETs中加入一層HfZrO鐵電層時，在退火溫度400度時，能夠達到 次臨界擺幅為10 mV/dec，但磁滯卻為1.28V，這是由鐵電性控制電荷的特徵；將 退火溫度從400℃增加到500℃時，因為退火溫度的增加使得鐵電極化的範圍增加， 所以P/E比值有明顯提高，雖然次臨界斜率略增為20 mV/dec，但能夠使遲滯效應 減少為70mV [14]，這說明了退火溫度對於鐵電物質的磁滯效應有所影響；在閘

7 極堆疊加入PZT鐵電層的研究中，以SOI結構可以達到S.S.為55 mV/dec，但PZT材 料有與MOS電容匹配不佳以及鐵電層厚度過大等問題[15]；此外，目前以Hf最常 用來當作鐵電氧化層的材料，因為Hf在製程時的兼容性較好，也遵守目前元件結 構[16]。有許多鐵電材料能夠應用在負電容上，但每種鐵電材料都有其優缺點， 例如HZO與MOS製程的兼容性比較好，但這種材料有非常大的磁滯現象等，有些 材料也可能因為界面特性不好，會造成漏電流過大的情況，雖然有些材料可以達 到非常陡峭的次臨界斜率，但也相對會伴隨著非常大的磁滯現象，如何取捨這兩 種特性，是個值得研究的問題。

2-5 元件材料分析

為了解決以往SiO2在物理厚度極限為10Å的問題(在低於此物理極限時，漏電流 會上升，且閘極的摻雜材料可能會滲透到通道內)，所以必須找到可以代替的材 料，這種材料必須在溫度超過1000K，與Si接觸時有很好的熱力學穩定性，且等 效厚度最好要能夠少於15Å，而利用沉積非晶型的Y2O3作為閘極介電層，等效厚 度可以為10Å，且有高介電係數、低漏電流密度及低界面態密度等不錯的電性[2-5]。摻雜Y2O3也可以幫助提高材料的熱穩定性，因此，對於閘極氧化層來說，Y2O3 是很好的替代材料。 而如果利用射頻濺鍍HfYOx在GaAs基板上且在中間鍍上一層極薄的Si界面控

制層(Si ICL)，因為這個介面控制層可以鈍化HfYOx和GaAs基板上的接面狀態，

所以可以有更高的介電係數(ε=21.7)，且遲滯電壓也有降低的趨勢，在陷阱電荷 密度、界面態位密度、固定電荷密度上都比直接沉積Y2O3來的更低[17] (Fig.4)， 由此可知在HfYOx與GaAs基板間度上一層矽可以有效的幫助接面特性的提升， 且HfYOx在有效氧化層上的表現也高於Y2O3，這可以讓材料在相同的等效氧化層 厚度中，有更大的物理厚度，讓漏電流變小，換句話說，HfYOx與Si有可能有不 錯的接面特性，因此使用HfYOx當作元件的閘極氧化層是否有比其他材料更好的 電性表現，是個值得研究的問題。

8

Fig.3 磁滯效應圖[11]

9

第三章 研究方法

3-1 元件結構介紹與製程

元件電容結構以 HfYO 為閘極氧化層，使用 Metal-Ferroelectric-Insulator-Si Substrate (MFIS)電容的結構來製備試片及進行鐵電負容特性研究。即使用 P-type

的Si 作為基板，並在上面生長 1 nm 的SiO₂當作介面層，接著在上面長7 nm 的

Hf0.5Y0.5O2 (HYO)作為元件的鐵電層，最後以 TaN 金屬作為金屬層(Fig.5)。

製程方面，我們首先利用離子佈值(ion implantation)將 Si 基板摻雜濃度為1015

的 BF₂49+成為 P-type (a)，接著以 950℃ 的 RTA 退火 20 秒，再浸泡 10 分鐘、

100℃的雙氧水生長 1 nm 的化學氧化層(b)，接著利用濺鍍(sputter)沉積 Hf0.5Y0.5O2

做為鐵電氧化層(c)，再利用 PVD 沉積 100 nm 的 TiN 做為金屬層，接著塗佈光

阻並以光學步進機(I-Line)曝光(e)，定義閘極尺寸(100 m100 m)並去除光阻，

再分別利用微波退火(microwave annealing, MWA)在功率 2400W 下進行 100 秒、 200 秒、300 秒，以及快速熱退火(rapid thermal annealing, RTA)在 550℃、650℃、 750℃下進行 30 秒的退火處理(f)，進而讓 HYO 的晶相改變並產生鐵電性，並讓 材料形成電耦極(dipole)，最後在矽基板背面以蒸鍍製程沉積鋁作為矽基板的電 極而完成MFIS 電容結構元件試片(如 Fig. 5-1 所示)。

TiN(100nm)

𝐇𝐟

_𝟎.𝟓

𝐘

_𝟎.𝟓

𝐎(7nm)

𝐒𝐢𝐎

_𝟐

(1nm)

P-sub

Fig.5 元件結構示意圖

10

Si

𝐁𝐅_𝟐𝟒𝟗+

(a)

Si(P-type)

𝐒𝐢𝐎

_𝒙

(1nm)

(b)

100

℃ 𝐇

_𝟐

𝐎

_𝟐

10min

(d)

Si(P-type) 𝐒𝐢𝐎𝒙(1nm) 𝐇𝐘𝐎(7nm)

(c)

Si(P-type) 𝐒𝐢𝐎_𝒙(1nm) 𝐇𝐟𝐎𝟐 𝐘_𝟐𝐎_𝟑 摻雜濃度為1015_{的 BF} 249+，使本質矽基板 轉變成p+_{-type 矽基板。} 化學氧化層可以增強鐵電材料與矽基 板的介面特性，我們以 100℃的H2O2浸 泡 10 分鐘，即可長出 1 nm 的化學氧化 層

。

此步驟為在化學氧化層上沉積鐵電層， 我們以Sputter 在室溫下、製程壓力 7.6× 10−3 _{Torr 下，以 Argon 撞擊 Y2O3以及} HfO2來沉積HfYOx。 沉積7 nm 之 HfYOx 於介面層上，使其 堆疊成左圖結構。

11

(e)

光阻 Si(P-type) 𝐒𝐢𝐎_𝒙(1nm) 𝐇𝐘𝐎(7nm) 𝐓𝐚𝐍(100nm)

(f)

Si(P-type) 𝐒𝐢𝐎_𝒙(1nm) 𝐇𝐘𝐎(7nm) 𝐓𝐚𝐍(100nm) MWA-2400W 100s or 200s or 300s RTA 550℃ or 650℃ or 750℃ for 30s

-

-

--(g)

+

-

---𝐓𝐚𝐍(100nm) 𝐓𝐚𝐍(100nm)

+

+

+

+

+

+

+

-

-

-

-

-

-

-

-P-sub P-sub Fig. 5-1 元件製程詳細流程圖(續) 我們以PVD 製程沉積 100 nm 的 TaN 為 閘極金屬，並在閘極金屬上塗佈光阻， 接著再以 I-line 曝光、定義閘極面積為 100 m×100 m。 定義完閘極面積並蝕刻後，分別以常壓 執行 RTA 550℃ or 650℃ or 750℃及 MWA 100s or 200s or 300s 等六種退火條 件退火 MFIS 元件，使鐵電層改變晶向 及產生dipole。

12

第四章 量測結果與討論

4-1 元件特性曲線理論與探討

我們以Keysight量測C-V特性圖，觀察元件電容的特性，並且加以觀察元件 有無負電容效應產生。根據分析C-V圖，我們可以算出High-k材料的介電常數ε、 等效氧化層厚度[18]並且可以由I_d− V_g圖磁滯現象的順逆時針來判斷是否為鐵 電性所造成磁滯。以NMOS來說，如果I_d− Vg圖的磁滯為順時針磁滯則為陷阱導致， 因為電子在正閘極電壓下會被陷阱捕捉，形成帶負電的陷阱電荷，這會造成臨界 電壓(V_th)變大(右移)，形成順時針磁滯；而如果I_d− Vg圖的磁滯為逆時針磁滯， 則為材料的鐵電性導致，因為在正閘極電壓下，極化會對準通道，此時會在通道 內感應出額外的正電荷，使V_th變小(左移)，形成逆時針磁滯[11]。反之，PMOS如 果觀察到逆時針的磁滯現象則代表為陷阱電荷捕捉導致，順時針磁滯則為鐵電性 導致[15]。  High-k 的介電常數

ε

_hk

=

Cacchk ε₀∙A --- (公式 7)  等效氧化層厚度(EOT)

EOT =

ε_Chk∙ε0∙𝐴 acchk --- (公式 8) 其中C_acchk為聚集區的電容值，A 為閘極金屬的面積，ε₀為真空的介電常數(公式 7、公式 8)。我們也量測元件的Ig− Vg特性曲線，用來觀察元件漏電流是否太大， 以及元件運作是否正常。

13

4-2 NC-MFIS P-V 特性曲線量測

此 節 主 要 探 討 元 件 矯 頑 電 壓 (coercive voltage, Vc) 、 殘 餘 極 化 (remanent

polarization, Pr)大小，並觀察在不同退火製程條件下，磁滯迴圈的寬度，藉此了 解此材料在何種製程條件下有較好的極化表現。一般而言，如果材料有較大的極 化特性，則量測P-V 特性後可以發現磁滯迴圈會有較大的寬度；反之，如果材料 較無極化特性，則磁滯迴圈會較窄。使用新竹國家奈米實驗室(NDL)儀器量測此 P-V 特性，量測方式為一開始無施加偏壓(0V)，接著慢慢施加偏壓至 2.5 V，再 從 2.5 V 減少至 -2.5 V，最後從 -2.5 V 回至 0 V，完成一個循環，每次增加的偏 壓為0.2V 並記錄對應的極化值，製作成 P-V 特性曲線。比較各製程條件後，發 現在微波退火製程條件下，如Fig. 6 與 Fig. 7 所示，磁滯曲線差異不大，雖皆有 微弱的殘餘極化，但無法觀察到明顯的極化特性，而Fig. 8 在微波退火製程 300s 下有較大之磁滯曲線顯示有較大之殘餘極化值。而以 RTA 退火的製程條件中，

如Fig. 9、Fig. 10 與 Fig. 11 所示，可以觀察到磁滯迴圈有逐漸變大趨勢，在 RTA

550℃時，其殘餘極化及矯頑電壓不明顯，但退火溫度升高至 750℃時，可以明顯

發現磁滯迴圈變大，如 Fig. 11 所示，這意味在這種製程條件下，可以觀察到較

14

Po

larization

(µ

C/

)

Voltage(V)

1

2

Fig.6 鐵電材料HfYOx (7nm)之MFIS電容結構經微波退火2400W/100s之P-V曲線圖

Fig.7 鐵電材料HfYOx (7nm)之MFIS電容結構經微波退火2400W/200s之P-V曲線圖

Po

larizatio

n

(µ

C

/

)

Voltage(V)

2

1

1

Po

larization

(µ

C/

)

Voltage(V)

2

1

15

Po

larization

(µ

C/

)

Voltage(V)

1

2

Fig.9 鐵電材料HfYOx (7nm)之MFIS電容結構經RTA 550℃退火之P-V曲線圖

Po

larization

(µ

C/

)

Voltage(V)

1

2

Fig.10 鐵電材料HfYOx (7nm)之MFIS電容結構經RTA 650℃退火之P-V曲線圖

Po

larization

(µ

C/

)

Voltage(V)

1

2

16

4-3 NC-MFIS I-V 特性曲線量測

本小節將討論 MFIS 元件閘極漏電流，我們以量測Ig− Vg來觀察元件閘極漏電 流是否太大，假如觀察到過大的漏電流(約10−4_{A)以上時，這表示在往後量測} C-V 特性曲線時會有很大的誤差，因此在量測到過大漏電流後，我們將不採用在此 漏電流下的 C-V 特性曲線；而我們量測此 I-V 特性曲線的方法是一開始施加-/+ 2V 偏壓，進行過一次正、反掃後，再進行-/+3V 偏壓正、反掃，慢慢將電壓逐漸 加大，雖然加大閘極電壓漏電流本來就會微量上升，但當加到一定電壓時，我們 會發現漏電流有突然上升數個數量級時，代表此元件氧化層已崩潰，有極大的電 荷穿隧效應產生，也代表此時的氧化層特性已經被破壞，除了鐵電特性無法好好 表現會有偏差之外，此時的氧化層已經不再具有絕緣的效果，量出來的I-V 特性 圖也不能以一般MOS 電容結構的角度來看待了，因此我們最後只採納到氧化層 崩潰以前的數據做為實驗分析用途。 此項特性是用四點探針量測，在測量每個 C-V 圖前皆會先進行 I-V 量測，起始 電壓我們統一都從-2 V 的電壓開始，接著以 0.1 V 的間隔慢慢提高電壓至 2 V (稱 為正掃)，再從 2 V 減少電壓至 -2 V (稱為反掃)，完成一次循環並記錄各節點的 電流值，紀錄完成後，提高電壓至 -3 V~3 V 並再執行一次循環，接著再加大電 壓直到氧化層崩潰為止，完成此節量測。

17

Ga

te

Cu

rr

en

t

(A)

Gate Voltage(V)

Fig.12 鐵電材料 HfYOx (7nm)之 MFIS 電容結構經微波退火 2400W/100s 之 Ig-Vg曲線圖

G

a

te

Current(

A)

Gate Voltage(V)

Fig.13 鐵電材料 HfYOx (7nm)之 MFIS 電容結構經微波退火 2400W/200s 之 Ig-Vg曲線

18

G

a

te

Current(

A)

Gate Voltage(V)

Fig.15 鐵電材料 HfYOx (7nm)之 MFIS 電容結構經 RTA 550℃退火之 Ig-Vg曲線圖

G

a

te

Current(

A)

Gate Voltage(V)

Fig.14 鐵電材料 HfYOx (7nm)之 MFIS 電容結構經微波退火 2400W/300s 之 Ig-Vg曲

19

G

a

te

Current(

A)

Gate Voltage(V)

Fig.16 鐵電材料 HfYOx (7nm)之 MFIS 電容結構經 RTA 650℃退火之 Ig-Vg曲線圖

G

a

te

Current(

A)

Gate Voltage(V)

20 Table.1 不同退火時間 Ig-Vg 漏電流分析(可承受最大電壓下) 時間/製程(最大電壓) 100s(3.5V) 200s(3.4V) 300s(4V) MWA 3.51× 10−5 _{4.75× 10}−6 _{1.09× 10}−7 Table.2 不同退火溫度 Ig-Vg 漏電流分析(可承受最大電壓下) 溫度/製程(最大電壓) 550℃(4V) 650℃(3V) 750℃(2V) RTA 2.91× 10−7 _{3.36× 10}−6 _{2.55× 10}−7

由 Fig. 12、Fig. 13 與 Fig. 14 的 Ig-Vg結果分析來看，可以知道以微波退火來

說，退火300 秒 (Fig. 14)後會比退火 200 秒 (Fig. 13)及 100 秒 (Fig. 12)的漏電流

小一個數量級，且可承受的最大電壓更大，所以可知此元件在微波退火300 秒時

的界面會比較好，氧化層的抗崩潰程度較高，也比較不容易產生漏電。以Fig. 15、

Fig. 16 與 Fig. 17 之 RTA 的 Ig-Vg結果分析，可以看出在550℃時(Fig. 15)可以承

受到 4V 偏壓都還沒有氧化層直接穿隧的狀況，可以知道氧化層界面比 650℃與

21

4-4 NC-MFIS C-V 特性曲線量測

此小節將比較以微波退火製程(MWA 2400W)分別退火鐵電氧化層 100 秒及 200 秒後的 C-V 特性曲線量測，主要觀察在何種製程溫度下，負電容效應最為明顯 以電容的峰值作為比較依據，在鐵電電容越接近MOS 電容時，此峰值越高，因 此可以利用此觀念來觀察負電容效應的明顯程度。 此項特性是用四點探針量測，我們以基板為輸入訊號端，然而閘極為輸出訊號 端，目的是為了減少寄生電容的效應；在量測C-V 特性前，我們會在每一個電壓 範圍增加後做I-V 特性的測試，測試氧化層是否崩潰，如果無崩潰才會進行 C-V 量測，所以測試完 I-V 後會先施加 -2 V 的電壓至基板，接著以 0.1 V 的間隔慢 慢提高電壓至 2 V (稱為正掃)，再從 2 V 減少電壓至 -2 V (稱為反掃)，完成一 次循環並記錄各節點的電容值，紀錄完成後，提高電壓至 -3 V~3 V 並再執行一 次循環，接著再加大電壓直到氧化層崩潰為止，完成此節量測。雖然本研究有製 作RTA 製程條件的元件，但此元件之 C-V 特性曲線可能因表面特性不佳而無法 得到量測數據，因此，本小節僅觀察比較MWA 2400W 100s 與 200s 的電容量測 結果。

22

Fig.18 鐵電材料 HfYOx (7nm)之 MFIS 電容結構經微波退火 100s(左圖)與 200s(右

圖)之 C-V 曲線圖，其中量測電壓由-2V~2V。 6.00E-11 8.00E-11 1.00E-10 1.20E-10 1.40E-10 1.60E-10 1.80E-10 -3 -2 -1 0 1 2 3 C apaci tance( F) Gate Voltage(V) Forward(-3V~3V) Reversed(3V~-3V) 1 6.00E-11 8.00E-11 1.00E-10 1.20E-10 1.40E-10 1.60E-10 1.80E-10 - 3 - 2 - 1 0 1 2 3 Forward(-3V~3V) Reversed(3V~-3V) Capacit an ce (F ) Gate Voltage(V) 1

Fig.19 鐵電材料 HfYOx (7nm)之 MFIS 電容結構經微波退火 100s(左圖)與

200s(右圖)之 C-V 曲線圖，其中量測電壓由-3V~3V。 MWA 100s -2V~2V MWA 100s -3V~3V MWA 200s -3V~3V MWA 200s -2V~2V 6.00E-11 8.00E-11 1.00E-10 1.20E-10 1.40E-10 1.60E-10 - 2 - 1 0 1 2 Forward(-2V~2V) Reversed(2V~-2V) Capacit an ce (F ) Gate Voltage(V) 1 6.00E-11 8.00E-11 1.00E-10 1.20E-10 1.40E-10 1.60E-10 -2 -1 0 1 2 Capacit an ce (F ) Gate Voltage(V) Forward(-2V~2V) Reversed(2V-2V) 2 1

23

Table.3 不同退火時間 C-V 分析(有負電容效應下)

對於 HfYOx不同退火時間的微波退火比較，如Fig. 18、Fig. 19、Fig. 20 所示，

可以發現 100 秒退火時間在加小偏壓的時候電容值比 200 秒退火時間大(圖沒有 顯示)。而微波退火的元件，當電壓加到約 3.3V~3.4V 的偏壓時(如 Fig. 20)，可以 觀察到電容值有突起的現象，這代表有負電容效應產生，且此時的200 秒電容值 會比100 秒退火高出許多，因此，在有負電容效應產生時，微波退火時間 200 秒 比100 秒的結果較佳。

4-5 NC-MFIS 不同製程條件實驗量測特性分析結果

在微波退火 100 秒及 200 秒分別在 3.5V 與 3.4V 時都可以觀察到有負電容效 應產生，但當我們微波退火300 秒後，雖然從漏電流的情況來看是沒有問題的， 不過當我們在量測C-V 特性曲線時，卻始終無法量測到數值，僅會量測到雜訊， 電容/製程條件 MWA 100 秒 MWA 200 秒

C_peak 6.06E-11 1.14E-10

0.00E+00 2.00E-11 4.00E-11 6.00E-11 8.00E-11 1.00E-10 1.20E-10 1.40E-10 1.60E-10 - 4 - 3 - 2 - 1 0 1 2 3 4 Forward(-3.4V~3.4V) Reversed(3.4V~-3.4V) Capacit an ce (F ) Gate Voltage(V) 1 2

Fig.20 鐵電材料 HfYOx (7nm)之 MFIS 電容結構經微波退火 100s(左圖)之

C-V 曲線圖，其量測電壓由-3.3V 到+3.3V，以及微波退火 200s(右圖)之 C-V 曲線圖，其量測電壓由-3.4V 到+3.4V 0.00E+00 2.00E-11 4.00E-11 6.00E-11 8.00E-11 1.00E-10 1.20E-10 1.40E-10 1.60E-10 -4 -3 -2 -1 0 1 2 3 4 C apaci tance( F) Gate Voltage(V) Forward(-3.3V~3.3V) Reversed(3.3V~-3.3V) 2 MWA 100s -3.3V~3.3V MWA 200s -3.4V~3.4V 1

24 因此本計畫無放置微波退火300 秒時的 C-V 特性曲線圖。而在量測以 RTA 退火 時也是有同樣的情況產生，故我們只能得知經 RTA 550℃ /650℃ /750℃後的閘極 漏電流是沒有嚴重的漏電現象，但C-V 特性曲線我們仍然無法量測到。 Table.4 遲滯電壓範圍 MWA 100s 200s Hysteresis 0.1V − 從微波退火 100 秒及 200 秒的 C-V 特性曲線中，發現在兩種不同製程條件下， 再產生負電容效應的偏壓大小皆為 0.1V，且時間 100 秒下的曲線幾乎無遲滯現 象，而200 秒因為正掃時無負電容效應，所以無法得知遲滯電壓。 而在施加 2V 與 3V 偏壓時的曲線非常平緩，無遲滯現象，也無負電容效應產 生，因此可以知道在2V、3V 偏壓下無法使電耦極(dipole)反轉，需施加到一定的 偏壓後才會使電耦極(dipole)反轉，產生負電容效應。

4-6 文獻比較

根據[18]，利用4.5 nm的HZO作為MFMIS結構的鐵電層，且在C-V特性曲線 量測也出現了峰值，而此峰值會出現在鐵電層電容(C_FE)為負且電容值大於或大 約等於元件電容(Cox+Cs)時，然而，本研究的C-V特性曲線也與此論文有一致性， 皆有峰值產生，以下為特性比較。 Table. 5 元件特性比較 比較項目 材料 厚度 𝐂_{𝐩𝐞𝐚𝐤} 量測頻率 𝐏_𝐫 𝐄_𝐜(𝐕_𝐜) HZO[Ref.18] 4.5 nm ~50(fF/μm2) 10kHz ~5(μC/cm2) ~1.5(MV/cm) HYO[本計畫] 7 nm ~11(fF/μm2) 100kHz ~0.5(μC/cm2) ~-0.07(MV/cm) (-0.05V)

本研究是以 HYO 作為電容片的鐵電層材料，而對照樣本為以 HZO 作為 MFMIS

元件的鐵電層材料，雖然對照組的𝐂_{𝐩𝐞𝐚𝐤}較高，但因為我們鐵電層的厚度是比較厚

25

這可能與沉積鐵電層的製程方式有關，本研究是以濺鍍方式沉積 HYO，此方法

的表面均勻度沒有使用ALD 均勻，表面特性也無 ALD 製程優良，這也可能是造

26

第五章 結論

針對負電容閘極奈米場效電晶體不同退火製程條件之特性研究，我們透過研讀 論文蒐集相關資料，來獲取其負電容的操作原理與特性曲線，並到新竹國家奈米 實驗室(NDL)進行實際晶片製作與量測，並加以分析。 本計畫以濺鍍製程沉積 HfYO 為 MFIS 結構電容片的鐵電層，觀察有無負電容 效應，而經過了 P-V、I-V、C-V 量測後，從 P-V 特性曲線的寬窄可以看出此材 料的極化特性並不明顯，但在RTA 750℃製程條件下可觀察到最大的磁滯迴圈， 這意味有較明顯的極化現象，而本研究的極化特性較不明顯可能跟材料本身與沉 積的製程條件有關，在沉積鐵電層方面以ALD 製程較為適合。經過量測本元件

之I-V 特性後，可得知抵抗電場強度方面有不錯的表現，經 MWA 300s、RTA 550℃

退火後的樣本當施加偏壓至4V 仍然有正常的閘極漏電流曲線，代表此製程下的 氧化層在高電場下仍不會崩潰。最後討論 C-V 特性曲線後可得知，經微波退火 100 秒及 200 秒後的樣本，施加偏壓至 3.4V~3.5V 時，因極化較明顯，所以有電 容峰值產生，這個峰值意味有負電容效應產生，因為只有在鐵電層的電容值大於 或約等於串聯MOS 電容值時，才會有峰值產生。此外，綜合 MWA、RTA 不同 之退火製程條件，觀察後發現以MWA 200 秒退火鐵電氧化層較為適合，在閘極 漏電流及電容值上較其他製程都有不錯的表現。

27

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