• 沒有找到結果。

中 華 大 學 碩 士 論 文

N/A
N/A
Protected

Academic year: 2022

Share "中 華 大 學 碩 士 論 文"

Copied!
66
0
0

加載中.... (立即查看全文)

全文

(1)

中 華 大 學 碩 士 論 文

已知障礙物並避免電子遷移和壓降之多源 頭史丹爾樹建構

Obstacle-Aware Multiple-Source Steiner Tree Construction for Electromigration and

IR-Drop Avoidance

系 所 別:資訊工程學系碩士班 學號姓名:M09602017 柯祥霖 指導教授:顏金泰 博士

中 華 民 國 九十九 年 八 月

(2)

中文摘要

電子系統的可靠度,一直是晶片設計者所重視的設計目標。由於製程技術不 斷地進步,晶片內部連線之寬度亦愈來愈窄,相對地提升了連線之電流密度及其 內部阻抗。當線寬設計不足時,連線可能因電流密度過高而遭受到電子遷移現象 之影響,在晶片內部連線形成開路或短路的狀態;連線亦可能因較高的內部阻 抗,造成過度壓降的問題,其將使得晶片的效能降低或發生功能性的錯誤。因此,

設計符合要求之線寬以避免電子遷移及壓降之影響,即成為重要的課題。

在本篇論文,首先在符合克西荷夫電流定律(Kirchhoff’s current laws)的前提 之下,計算出各連線避免電子遷移及壓降之線寬大小,並藉由選擇這些連線關係 來構成一個面積導向繞線樹。其次,考量史丹爾點在訊號網絡之幾何特性,並在 可行的區域放置史丹爾點以達到降低整體繞線長度及總線面積的目的。最後,經 由細部繞線方法來配置各連線之最小長度的實體路徑,最終結果即為已知障礙物 之多源頭史丹爾樹(OMRST)。

關鍵字:可靠度、電子遷移、電流密度、壓降

(3)

ABSTRACT

The reliability of an electronic system is a central concern for IC designers. As fabrication process improves, the structural dimensions of electronic interconnects become ever-smaller and lead to high current density and resistance. Interconnect with an insufficient width may be subject to electromigration and IR-drop. Eventually might cause the failure of the circuit at any time during it’s lifetime. Hence, how to maintain an adequate interconnect width for avoid electromigration and IR-drop that will be imposed on it in mind.

In this paper, based on the width determination for electromigration and IR-drop constraints in any current-flow path, a area-driven routing tree can be firstly constructed to minimize the total wiring area with satisfying the current flow in Kirchhoff’s current laws. Furthermore, all the feasible Steiner points can be assigned onto feasible locations to reduce the total wiring area with satisfying the electromigration and IR-drop constraints based on the consideration of the wiring resistance and the geometrical feature of Steiner point in any signal net. Finally, an obetacle-aware multiple-source rectilinear Steiner tree (OMRST) can be constructed by assigning all the minimum-length physical paths.

Keywords:Reliability, Electromigration, Current density, IR-drop

(4)

誌謝

本論文能夠順利完成,首先要特別感謝我的指導老師顏金泰教授不遺餘力的 指導,無論是在課業或是生活上所遇到的困難,都能給予我最大的幫助與支持,

讓我可以順利的解決問題。此外,還要特別感謝陳永源教授在我念研究所期間,

對於相關課程的指導以及問題解析與討論,使我受益良多。

在研究所的求學過程當中,非常感謝實驗室的學長-陳志瑋、周義翔、胡惇 皓;同學-呂凱平、宋東彥、汪宜強、許仲賢以及學弟-柯忠位、鐘明清、張育誠、

陳科銓,在課業及生活上都給予我莫大的協助與鼓勵。

最後,更感謝家人對我的全力支持,當我遇到挫折及困難時,適時的關心,

讓我在求學過程中無後顧之憂,能夠專心的完成學位。

謹將此篇論文獻給我的家人、師長、同學及朋友,共同分享這的來不易之榮 耀。

柯祥霖 謹致

(5)

目錄

第一章 簡介... 1

1.1 引言... 1

1.2 實體設計自動化流程 ... 3

1.2.1 邏輯分割 ... 4

1.2.2 版面規劃 ... 5

1.2.3 擺置 ... 6

1.2.4 繞線 ... 6

1.3 史丹爾樹 ... 9

1.3.1 史丹爾樹的定義 ... 9

1.3.2 直線式史丹爾樹 ... 9

1.4 繞線樹之建構及網絡之間的差異 ... 11

1.4.1 繞線樹之建構 ... 11

1.4.2 網絡之間的差異 ... 12

1.5 連線可靠度問題 ... 14

1.5.1 電子遷移現象 ... 14

1.5.2 連線可靠度之評估 ... 16

1.6 線寬調整之考量 ... 17

1.6.1 電流密度與線寬調整 ... 17

1.6.2 壓降與線寬調整 ... 17

1.7 電路之連線自動化限制與考量 ... 19

第二章 相關研究 ... 20

2.1 以史丹爾樹為基礎的建構方式 ... 20

2.2 以生成樹為基礎的建構方式 ... 21

2.3 相關研究之比較 ... 23

第三章 研究動機與問題描述 ... 25

3.1 研究動機 ... 25

3.2 問題描述 ... 26

第四章 電流之考量及線寬之決定 ... 27

4.1 電流之考量 ... 27

4.1.1 端點電流值 ... 27

4.1.2 電流模型 ... 27

4.2 線寬之決定 ... 28

4.2.1 線寬的限制條件 ... 28

4.2.2 避免電子遷移和壓降之線寬... 30

(6)

第五章 面積導向繞線樹之建構 ... 34

5.1 兩端點之連線 ... 34

5.2 連線的權重 ... 34

5.3 最小線面積 ... 35

5.4 連線的選擇 ... 36

5.5 繞線子樹之合併 ... 39

5.6 面積導向繞線樹之建構流程 ... 40

第六章 障礙物已知之多源頭史丹爾樹建構... 41

6.1 面積導向史丹爾樹之建構 ... 41

6.1.1 史丹爾點對繞線樹之影響 ... 41

6.1.2 被合併線段之線寬的決定 ... 43

6.1.3 面積導向史丹爾樹之建構流程 ... 50

6.2 避開障礙物之實體路徑規劃 ... 51

第七章 實驗結果 ... 52

7.1 實驗平台與參數設定 ... 52

7.2 實驗結果 ... 53

第八章 結論與未來展望 ... 55

8.1 結論... 55

8.2 未來展望 ... 55

參考文獻 ... 56

(7)

圖目錄

圖 1.1 製程改進影響連線之時間延遲 ... 2

圖 1.2 實體設計流程圖 ... 3

圖 1.3 經版面規劃後的晶片面積 ... 5

圖 1.4 整體繞線的結果 ... 7

圖 1.5 間隔較小的格狀 ... 7

圖 1.6 間隔較大的格狀 ... 8

圖 1.7 細部繞線的結果 ... 8

圖 1.8 史丹爾點的概念 ... 9

圖 1.9 史丹爾樹型 ... 10

圖 1.10 繞線樹的結果 ... 11

圖 1.11 哈南網格 ... 12

圖 1.12 連線網絡結構 ... 13

圖 1.13 供應電源與電阻之間的關係 ... 13

圖 1.14 金屬離子受牽引的示意圖 ... 15

圖 1.15 導線上形成的空洞及小丘 ... 15

圖 1.16 持續上升的電流密度 ... 16

圖 1.17 電流密度與截面積之間的關係 ... 17

圖 1.18 電流密度與線寬調整的關係 ... 17

圖 1.19 壓降程度與內阻的關係 ... 18

圖 1.20 連線阻抗與線寬調整的關係 ... 18

圖 2.1 P3S 的建構過程 ... 20

圖 2.2 T. Alder 的繞線樹 ... 21

圖 2.3 端點樹的建構過程 ... 22

圖 2.4 以電流為導向的連線規劃過程 ... 22

圖 2.5 ERST 的建構過程... 23

圖 2.6 不同的建構方式應用在相同例子之差異 ... 24

圖 3.1 障礙物已知之多源頭史丹爾樹建構 ... 26

圖 4.1 設計規則限制之下的線寬調整 ... 28

圖 4.2 電流密度限制之下的線寬調整 ... 28

圖 4.3 壓降限制之線寬 ... 29

圖 4.4 線寬決定的四種方式... 30

圖 4.5 避免電子遷移之電流限制 ... 31

圖 4.6 避免過度壓降之連線長度限制 ... 32

圖 4.7 線寬決定的三種類型... 33

圖 4.8 三種連線類型的特徵... 33

(8)

圖 5.2 連線的權重 ... 34

圖 5.3 最小線面積 ... 35

圖 5.4 懲罰機制示意圖 ... 36

圖 5.5 懲罰關係(一) ... 37

圖 5.6 懲罰關係(二) ... 37

圖 5.7 懲罰關係(三) ... 37

圖 5.8 懲罰關係(四) ... 38

圖 5.9 繞線子樹之連通 ... 39

圖 5.10 面積導向繞線樹之建構流程及示意圖 ... 40

圖 6.1 史丹爾點的插入對於連線之影響 ... 41

圖 6.2 六種合併配對 ... 42

圖 6.3 合併配對之實際狀況... 43

圖 6.4 面積導向史丹爾樹之建構流程及示意圖 ... 50

圖 6.5 避開障礙物之實體路徑規劃流程及示意圖 ... 51

(9)

表格目錄

表格 2.1 連線網絡建構之考量因素的比較 ... 24

表格 7.1 測試檔資訊 ... 53

表格 7.2 電流導向之連線規劃[11]的實驗數據 ... 53

表格 7.3 OMRST 的實驗數據 ... 54

(10)

第一章 簡介

1.1 引言

大量的積體電路(Integrated Circuit, IC)晶片已被廣泛的應用在生活中所接觸到的 各類電子產品之內,無論是日常生活家電、大型工業機具、交通工具、通訊設備及科 學儀器等,皆可看到其身影。然而,晶片發展直至目前,已從早期追求具龐大計算功 能的目標慢慢轉向各領域之應用。尤其是在資訊科技(Information Technology, IT)相關 的產品之中更為明顯。隨著製程的進步,目前單一晶片內部的電晶體數量早已超過數 十億顆。電子產品的設計不僅愈來愈精良,亦同時具備多種功能。且在電子產品上市 時間(Time to marker)愈來愈短的情況下,如何在有限的時間之內完成設計已成為決定 產品競爭力的主要因素之一。面對愈來愈複雜化之晶片及影響晶片成敗因素的增加,

龐大的電路設計已無法單靠人力來完成。因此,為了縮短產品設計時間及同時兼顧設 計的完整性,電腦輔助設計(Computer Aided Design, CAD)也被引進到電路設計流程之 中。將原本由人工方式即可完成之電路,逐漸的交給電腦來完成設計,而設計人員亦 可專注在研究開發更具效能之電路設計。隨著電路設計複雜化的必然趨勢,設計人員 對於電腦輔助設計的需求可說是不減反增。其實電腦輔助設計很早就已被納入設計流 程之中,如早期的電路版線路佈局及連線的問題。藉由電腦輔助設計工具來簡化設計 複雜度,晶片內部的積體電路亦不斷精進,且具不同功能之電路區塊,漸漸的被整合 在同一晶片之內。而原本各自獨立運作的數位/類比電路也在這過程當中,漸漸地被 放置在同一晶片內部,這種晶片被稱為混合(Mix.mode)訊號晶片。為了處理數位和類 比電路之間混合訊號所衍生出的設計問題,在晶片設計上亦有了新的思考方向,且利 用單一晶片處理不同訊號已經不再是困難的問題,故整合式思考成為問題的關鍵,即 系統單晶片(System on chip, SOC)的概念。

隨著工業技術不斷地精進,製程持續的往更深次微米的方向發展。在深次微米製 程技術逐漸成熟的今日,因製程良率提高,進而使得晶片內部電晶體的密度亦跟著提

(11)

升,且更為精密。在此同時,因電晶體通道長度(Channel length)縮短的關係,晶片設 計的複雜度也不斷地升高,故導致晶片在製作過程中更為艱難。雖然電晶體在晶片所 佔的面積比例減少許多,但晶片內部的連線所佔的面積在比例上卻有上升的趨勢,且 連線長度在比例上亦相對的變長,故連線延遲就成為影響電路效能的主要原因(圖 1.1)。當兩條金屬連線之間的間距愈來愈近時,為解決伴隨連線複雜度及深次微米製 程而來的電氣特性干擾,在晶片設計過程中,應加入更多實際物理特性的影響因素,

同時亦必須針對可能發生的問題,如連線複雜度所形成的可繞性、電子遷移所造成的 連線可靠度、或是連線訊號的完整性…等等之類的問題,預先將其提早到設計初期來 考量,以便在後期設計階段,有較多的可利用資源。

圖 1.1 製程改進影響連線之時間延遲

根據上述所提及的問題,可以得知連線上的問題不僅危及到晶片效能的優劣,甚 至是晶片製造的成敗。而在設計之中,首先必須直接克服前述問題的階段即為實體設 計。實體設計是負責將抽象化的電路設計轉換成實體電路佈局的階段。為了應付深次 微米製程技術所帶來的影響,原本的電路設計流程即有改變的需要,將新的考量因素 加到設計流程之中,以符合設計人員對於晶片的要求。

(12)

1.2 實體設計自動化流程

一般將硬體設計分為兩部份,一是前段.電路設計部分,二是後段.實體設計的模 擬。在前段設計流程之中,大致分成以下三部份,分別是行為階層、暫存器與電晶體 階層、以及元件階層。此部份的工作首先是透過硬體描述語言將電路行為寫出來,緊 接著利用合成軟體將抽象的電路區塊轉化成較小的電路。而後段設計是屬於 IC 晶片 的實體設計,包含電路分割(Circuits Partition)、版面規劃(Floorplan)、擺置(Placement)、

整體繞線(Global Routing)、細部繞線(Detail Routing)。下圖 1.2 即為實體設計的流程 圖。而每個設計階段之間皆有連帶關係,這部份對於晶片的效能、面積大小等都有直 接的影響。由於在後段設計流程當中,主要是將邏輯電路轉換成晶片內部的實體電 路,因此必須在設計過程加以考量電學相關物理特性所引起的問題,如電子遷移、電 容效應、電感效應,以及製程的微縮所衍生出來的問題,這些問題都會影響到晶片的 效能、可製造性、可靠度以及是否能夠正確地執行。

圖 1.2 實體設計流程圖

(13)

1.2.1 邏輯分割

隨著晶片內部電路複雜化的程度愈來愈高,且晶片內部的電晶體數目及連線個數 的持續增加,要應付這般龐大的電路就變得非常耗時。為了加速處理電路的分割問 題,有人引用階層式的概念到電路分割的問題之中,主要是將整個電路分割成多個較 小的電路區塊並分別處理之,而在分割的同時,由於晶片內部連線的長度對晶片的效 能影響甚大,所以將彼此之間具有較多連線數的電路會儘量分割在同一區塊以減少連 線長度。這麼一來,既可降低連線的延遲之外也會提升整體晶片的速度及繞線的可繞 性(Routability)。一般而言,較常見的演算法可分為以下三種 :

(一) 反覆改進二等分分割法 (Iterative Improvement Bi.Partition)

先將電路分割成兩個大小相近的群組,並從這兩個群組電路之中各選出一個 點作交換,經計算此兩點互換之後對於連線長度的影響,藉此作為是否互換的條 件,假使此兩點交換後的連線長度小於目前的連線長度,則接受此次交換結果。

根據上述的規則在這兩個群組之間持續不停的做兩點交換,直到所有點都被交換 過為止。

(二) 多等分分割法 (Multi.Way Partition)

多等分分割法與反覆改進二等分分割法最主要的不同在於此法將電路分割 成較多等分,接著透過交換各等分之間的點來減少連線的長度,規則部分與二等 分切割法相同。

(三) 多階層分割法 (Multi.Level Partition)

當電路過於龐大以至於利用上述兩種方法處理的過程會變得相當耗時,則可以考 慮多階層分割法。此方法主要是將每一次處理的點數量降低到合理的範圍之內以提高 電腦的處理速度。首先做點和點之間的合併,將多個點合併成一個大點(集合),直到

(14)

大點的數量降到電腦可以處理為止,然後對這些點做分割,接下來執行點集合的交換 以減少連線的長度,如此就完成了一個階層的工作。之後再將被合併的大點拆開,持 續進行分割及交換點的程序,直到所有被合併的點都被拆開為止。此方法可在點數過 多時加快處理分割的速度。

1.2.2 版面規劃

在邏輯分割之後,會產生一些面積大小不一的電路區塊,這些區塊以矩形來表 示,而版面規劃最主要的目的就是決定這些區塊所要擺放的位置,當各個區塊的位置 擺定後,即可估算出晶片的面積。在深次微米時代之前,因為技術的限制,所以大多 數的設計皆以晶片面積為最主要的成本考量,面積越小代表成本越低。圖 1.3 虛線表 示經版面規劃後的晶片面積。

圖 1.3 經版面規劃後的晶片面積

當製程進入深次微米時代,晶片設計成本大為降低,且晶片的面積大小已經不再 是最主要的考量。當前版面規劃多著重於晶片的可靠度,通常我們會藉由加入少許的 緩衝器(Buffer)或耦合電容(Decoupling Capacitance)使得連線上的訊號能夠符合時間 或電壓的限制。然而要加入緩衝器及耦合電容,則需要有足夠可用的空白空間來加以 利用,因此能夠保留足夠的空白空間給後段設計來使用,亦可降低後段設計的複雜度。

(15)

1.2.3 擺置

擺置與版面規劃最大的差別,在於版面規劃是經由決定各區塊的位置後,以最外 圍的區塊輪廓來決定晶片面積。而擺置問題是在已知晶片面積之下,將各個標準元件 (Standard Cell)擺放到固定大小的區塊。因此擺置的結果會直接影響到連線的延遲 (Delay)及可繞性(Routability)。良好的擺置結果能有效地減少連線長度,使得延遲時 間變小,進而提升晶片的效能。常見的擺置方法可被區分為下類四種:

(1) 以分割為基準擺置法 (Partition Based Placement)

(2) 以模擬退火為基準擺置法 (Simulated.Annealing Based Placement) (3) 力平衡導向擺置法 (Force.Directed Placement)

(4) 分析擺置法 (Analytical Placement)

這些方法最主要目標就是將彼此之間具有較多連線數目的元件擺在鄰近的位置,以達 成減少連線長度及提昇晶片效能的目的。

1.2.4 繞線

在完成標準元件的擺置之後,各個需要被連接的接點位置就會固定下來。在繞線 階段的主要目標就是將屬於同一個訊號網絡(Signal Net)的所有接點給連接起來。一般 而言,連線的形態可分為以下兩種:一是連接不同金屬層(Metal Layer)之間的的連線,

稱之為轉折點(Regular Via),另一種則是在同一金屬層內的連線。由於同一層的繞線 受到製程的限制,因此只能走垂直方向或是水平方向。而近年來亦有學者提出 45 度 的繞線方式,能有助於減少繞線長度,以增進晶片的整體效能。

對於繞線環境的探討通常著重在可繞線層數及可繞線空間。因受到製程因素的影 響,以往的可繞線金屬層數目較少,且這些資源必須優先提供給時脈(Clock)、電源 (Power)/接地(Ground)的網絡來使用,導致各區塊之間的可繞線空間資源變的更少。

因而時常將區塊的位置向外挪動,來增加可繞線的空間。近年來,製程不斷的進步,

(16)

的可繞線空間資源完成繞線也就成為一個值得深入探討的問題。

一般的繞線設計可分為整體繞線及細部繞線兩個階段:

(一) 整體繞線

在完成擺放階段之後,所有的接點的位置亦被確認,由此可知哪些接點是具有連 接關係的。根據連線關係,對各接點作直線連接。如圖 1.4,這些直線顯示了所有接 點之間連線的路徑。

圖 1.4 整體繞線的結果

製 程 的 進 步 使 得 可 繞 線 層 數 增 加 , 當 前 繞線 的 方 式 多 以 格 狀 為 基 準 (Grid Based)。此方法是將可繞線區域切成格子形狀,如圖 1.5,計算通過某一格子邊上的 連線數量來評估繞線的擁擠度。當格子的間隔較小,其所評估的整體繞線擁擠度會較 為準確,但卻可能造成多餘的計算,如擁擠度為零的邊。依上述方式繞線會延長計算 的時間。

圖 1.5 間隔較小的格狀

如果格子的間隔過大,如圖 1.6,在相鄰格子的邊上,也許並未發生過度擁擠的 情況,事實上在格子內部可能還存有會引起過度擁擠的連線,而其估算出來的擁擠度

(17)

卻等於零,故決定格子的大小就變得相當重要。

圖 1.6 間隔較大的格狀 (二) 細部繞線

經過整體繞線之後,可以大略知道接點之間的連線路徑。而細部繞線的工作目標 便是針對整體繞線的結果加以修正。因細部繞線的輸出即為晶片設計最終的結果,為 了配合製造程序,所以將連線修改成垂直方向或水平方向,且須符合繞線限制,如圖 1.7。

圖 1.7 細部繞線的結果

因為繞線的結果將會直接影響到晶片製造的良率及其在工作期間的效能,故在繞 線階段必須考量許多的限制,如製程相關的可製造性(Manufacturability)、晶片在使用 期間的可靠度(Reliability)以及訊號在傳遞過程當中的完整性(Signal Integrity)等議 題。此外,繞線的總長度及繞線面積亦是關注的焦點,繞線的長度越長對延遲的影響 就越大,會降低晶片的效能。而較大的繞線面積則意味著較高的功耗。再者,製程進 步使得兩線之間距離縮短,將使得漏話雜訊(Crosstalk Noise)的情形變得更加地嚴重,

亦或是一些物理上的效應,這些都會影響到晶片的功能。

(18)

1.3 史丹爾樹

1.3.1 史丹爾樹的定義

在一包含點(Vertex)及邊(Edge)的圖形當中,其邊上有兩點之間的距離,透過演算 法在圖形之中生成某些史丹爾點(Steiner Point),使得此圖形具有最短的連通長度。而 這些史丹爾點並不是原始圖形中的點。圖 1.8(a)為原始圖形。圖 1.8(b)為此圖的史丹 爾點示意圖。

如圖 1.8(a)的連通圖形中,有三個端點 A、B、C,三個邊ABACBC。假設 圖 1.8(b)的 S 為史丹爾點,經由簡單的幾何運算可得知:SA ABSB  AB

AB

SC  ,故SASBSCABACBC ,由上述證明透過增加史丹爾點可以減少 原始圖形的連線長度。

S A

B

C A

B

C

(a) (b)

圖 1.8 史丹爾點的概念

1.3.2 直線式史丹爾樹

受限於傳統的曼哈頓繞線架構(Manhattan architecture),晶片內部的連線路徑被限 制在只能走水平或垂直的方向,依照水平或垂直方向所建立出來的樹型即為直線式史 丹爾樹(RST, Rectilinear Steiner Tree)。圖 1.9(a)為一般史丹爾樹,圖 1.9(b)為直線式史 丹爾樹。

(19)

(a) (b)

(a) (b)

圖 1.9 史丹爾樹型

由於史丹爾樹是屬於非線性解(NP.Complete)的問題,所以要找到最佳解的機會幾 乎是不可能。因此有些論文採用試探(Heuristic)的方式,來降低計算的時間複雜度且 得以在多項式時間(Polynomial Time)內完成。

(20)

1.4 繞線樹之建構及網絡之間的差異

1.4.1 繞線樹之建構

以幾何的觀點來看待繞線問題,可將其視為具最少長度多端點連線的問題。關於 這方面的演算法可被區分為:

(1) 以生成樹(Spanning Tree)為基礎的建構方法[1,2]

(2) 以史丹爾樹(Steiner Tree)為基礎的建構方法

生成樹的方法在連線的選擇上是採用貪婪(Greedy)的方式,其目的在於將訊號網絡上 的各端點連通,而並未考量是否可更進一步地降低繞線長度。故所建構出來的繞線 樹,通常只能得到次優(Suboptimal)的結果。此外,史丹爾樹(Steiner Tree)的建構方式,

是在繞線樹(Routing Tree)建構過程之中,每次當有新端點被加入到繞線樹時,首先經 由計算並在繞線樹的適當位置產生史丹爾點(Steiner Point),且直接連接至新端點,此 方式可得到最少的繞線總長度。然而,跟生成樹的方法相比,其缺點在於史丹爾點的 計算是非常耗時的。此外,因積體電路的連線是走水平或垂直的方向,故這種史丹爾 樹被稱為最小直線式史丹爾樹(MRST, Minimum Rectilinear Steiner Tree)。透過上述兩 種方法,以下針對四個點的例子,其繞線結果分別如圖 1.10(a)及圖 1.10(b)所示。

圖 1.10 繞線樹的結果

從最小生成樹及最小直線式史丹爾樹所建構出的繞線樹,可以歸納出其兩者之間 的關係如下:(P 表示存在於樹中的點、SP 表示史丹爾點):

MRST(P) = MST(P∪SP)

由上述關係式可知,最小直線式史丹爾樹可以透過先建立最小生成樹的方式再藉由加 入少量史丹爾點來獲得,而這些史丹爾點是有限的。學者 Hanan[3]證明針對一個端點

(a) (b)

(21)

的集合 P,必定存在一個由 P 及所有從哈南網格(Hanan’s Grid)被選上的史丹爾點所構 成的最小直線式史丹爾樹。哈南網格是藉由延伸各端點的水平垂直線所形成的網格,

而史丹爾點會落在其交叉點上。如圖 1.11 即為圖 1.10 的 Hanan’s Grid 及其被選擇的 史丹爾點。經由哈南網格的方式可大大的降低史丹爾點的計算時間。然而,最小直線 式史丹爾樹仍舊屬於 NP.hard 的問題[4]。

圖 1.11 哈南網格

學者 Hwang[5]提出在相同的端點集合 P 之下,分別由最小生成樹與最小直線式 史丹爾樹的建構方法所得到的繞線總長度,其兩者之間的關係如下:

 

  2

3 MRST

MST

最小直線式史丹爾樹 最小生成樹

此長度關係式亦為往後在探討繞線樹之建構這方面的相關論文提供相當強烈的研究 動機。

1.4.2 網絡之間的差異

就積體電路內部訊號網絡的連線結構而言,可被區分成下列四種:

(1) 單一供應點對單一需求點(Single Source Single Sink) (2) 單一供應點對多需求點(Single Source Multiple Sink) (3) 多供應點對單一需求點(Multiple Source Single Sink) (4) 多供應點對多需求點(Multiple Source Multiple Sink)

第一種結構在電路內部是很常見的連線,如兩端點之間的互連。第二種結構最常被用 在時脈樹及邏輯閘扇出(Fan out)之後的連線,如分別將邏輯閘的輸出及輸入視為是供 應點(Source Terminal)及需求點(Sink Terminal),其連線網絡之結構如下圖 1.12 (a),一 個邏輯閘的輸出連結至多個邏輯閘的輸入。而最後兩種結構則在電源供應網絡及類比

(22)

電路之中較為常見,如圖 1.12 (b)的限流(Current.Limit)電路,藉由回授(Feedback)來達 到穩定電流的供應。

圖 1.12 連線網絡結構

此外,從電源供應方式亦可被分為穩定電壓源及穩定電流源。前者的供應電壓不 會隨著負載的電阻值大小而改變;而後者的供應電流則是不會隨著負載的電阻值大小 而改變。圖 1.13(a)及圖 1.13(b)分別為穩定電壓源與電阻的關係及穩定電流源與電阻 的關係圖。

圖 1.13 供應電源與電阻之間的關係

(23)

1.5 連線可靠度問題

可靠度的簡單定義就是產品在特定的使用環境條件下,在其生命周期之內,執行 特定功能且能成功達成工作目標的機率。而影響可靠度最直接因子有各種來自於外在 及內部的影響因素,如溫度變化、溼度、機械應力、電流、電壓等等。對於晶片而言,

當製程愈進步更帶動著晶片內部電晶體元件的微縮化,愈小的元件即意味著佔用較少 的面積,且其速度亦比較大的元件快。其驅動電壓亦較低,故在單一元件上的功耗也 跟著變少。

晶片的可靠度乃是晶片設計人員所關注的主要設計目標之ㄧ,其主要來自於多樣 化的設計方法,例如替設計選擇合適的材料。因製程技術不斷的進步,伴隨著電晶體 結構微縮化及連線細微化,亦衍生出許多的問題需要去克服。這些問題可能是來自於 舊有設計較不重視且微不足道的問題,甚至是新的問題。在積體電路發展過程中,物 質遷移(Material migration)的現象更加不能被忽略。所謂的「物質遷移」是泛指發生 在固體內部各種造成物質擴散或遷移的現象,其包含下列四種情況:

(1) 濃度梯度所造成的化學擴散(Chemical diffusion) (2) 溫度梯度所引起的物質遷移

(3) 機械應力所引起的物質遷移 (4) 電場所引起的物質遷移

最後一種情況亦被稱為「電子遷移」(Electromigration)現象。

1.5.1 電子遷移現象

在晶片內部,用來製作金屬導線的材料已經從鋁製程進步到銅製程。然而,鋁、

銅這兩種材料的組成均為多晶(Polycrystalline)的結構。即材料的結構是由許多具相同 排列方式,但排列方向並不相同的晶粒(Grain)所構成,而各晶粒之間則被稱為晶界 (Grain Boundary)。在電的傳遞過程當中,導線的金屬原子因電子的流動而變成帶正

(24)

產生脫離與聚集的現象,進而破壞導線的結構,在導線上形成空洞(void)及小丘 (hillock)。

根據電子遷移的模型,帶正電的金屬離子主要受到兩種力量的牽引。一是電場力 (Field force):導線受電場之影響,在電子流之相反方向產生一個作用在帶正電離子的 力量。其次是電子風力(Electro wind force):在高電流密度下,大量的電子沿著晶界移 動並且與金屬離子碰撞所產生的作用力。因電子風力遠大於電場力,故導線上的金屬 離子會受到電子風力的推擠而順著電子流的方向移動,此現象被稱為電子遷移現象。

如圖 1.14 為導線上之金屬離子受到上述兩種力量牽引的示意圖。

圖 1.14 金屬離子受牽引的示意圖

當導線發生電子遷移現象時,導線上將會形成空洞及小丘。空洞來自於導線某處 原子的大量遷移所形成,其主要的影響是降低導線訊號傳遞的速度,更嚴重者會造成 斷路(Open)的情況,使得晶片功能的失效。小丘則是在導線上的某處,因原子的聚集 所形成的凸出物,且原子大量聚集的結果可能造成與相鄰的導線產生碰觸而發生短路 (Short)的情形。圖 1.15(a)及圖 1.15(b)分別為電子顯微鏡下導線的空洞及小丘[6]。

圖 1.15 導線上形成的空洞及小丘

(25)

1.5.2 連線可靠度之評估

隨著製程微縮化,電路對驅動電流需求也跟著降低。由於驅動電流下降的速度不 如微縮化的速度,故連線的電流密度跟以往相較之下,呈現上昇趨勢,如圖 1.16 所 示,其中 J 為電流密度、I 為驅動電流、A 為連線的截面積。而伴隨著電流密度上昇 趨勢而來的就是晶片內部的連線更易遭受電子遷移現象的威脅。

圖 1.16 持續上升的電流密度

許多電子的連線,包括晶片內部的連線,對於電子遷移現象之避免,常採用由 J. R. Black 在 1969 年所提出的經驗模組[7]來估算連線的平均故障時間(Mean time to failure, MTTF)。

) exp(

k T

E J

MTTF A

n a

 

A 為材料常數(與導線的截面積有關)、J 為電流密度、n 為電流密度的比例因子(根 據 Black[7],通常設定為 2)、Ea為活化能(Activation energy)是導線原子產生電子遷移 所需的最小能量、k 為波茲曼常數(Boltzmann constant)是關於溫度及能量的一個物理 常數、T 為絕對溫度(oK)。

分析 MTTF 的評估方式,由於 A、n、Ea、k 均可視為是跟導線有關的常數,故 MTTF 值之大小,主要受到電流密度 J 及絕對溫度 T 兩者之影響。然而,針對連線設 計而言,在實體設計階段考量電流密度對連線的影響是比較容易掌控的變數。

(26)

1.6 線寬調整之考量

1.6.1 電流密度與線寬調整

考慮電流通過具有均勻之截面積大小的導線,其電流密度 J 等於通過導線截面積 A 的電流量 I。在晶片之中,其連線的截面積 A 等於連線寬度 w 乘以連線高度 d,而 連線高度 d 屬於製程的規範,因此將其視為常數,故只能透過調整連線線寬 w 的方 式來達到降低連線電流密度 J 的目的。圖 1.17 表示晶片內部的連線電流密度與截面 積之間的關係。

圖 1.17 電流密度與截面積之間的關係

如果將連線之線寬調整為原始線寬的兩倍,則連線電流密度會降為原始電流密度 的一半,其結果如圖 1.18。

圖 1.18 電流密度與線寬調整的關係

1.6.2 壓降與線寬調整

壓降是指當電流通過連線上的阻抗時,所造成的電位下降現象。當連線上的阻抗 愈大時,其壓降的程度亦愈大。且阻抗 R 跟連線長度成正比,跟連線截面積成反比。

隨著製程的演進,連線的寬度愈來愈窄,導致連線的阻抗急遽地上升,使得壓降的情 況愈來愈嚴重。輕度的壓降將造成整體晶片效能的降低,而過度的壓降則會造成晶片

(27)

負載兩端測得的電壓值;由於連線內部阻抗的影響所造成壓降,可能使得 VL不足以 推動負載或通過負載的電流不足以推動負載,而通過負載的電流 I 取決於電壓源與整 個迴路的總阻抗之間的比值。

圖 1.19 壓降程度與內阻的關係

從歐姆定律(Ohm’s law)及導線阻抗的公式來思考電壓 V 與阻抗 R 之間的關係。

推得電壓與阻抗成正比且阻抗跟連線之截面積成反比,經由遞移關係得知電壓與連線 之截面積是成反比的關係,其中 r0 為與導線材料相關的電阻率。在晶片內部,連線 之截面積 A 等於連線寬度 w 乘以連線高度 d,而連線高度 d 屬於製程的規範,故將 d 視為常數。最終得到的電壓與連線寬度 w 的關係式如下。

如果將連線之線寬調整為原始線寬的兩倍,則連線阻抗會降為原始連線阻抗的一 半,其結果如圖 1.20。

圖 1.20 連線阻抗與線寬調整的關係

(28)

1.7 電路之連線自動化限制與考量

當 ULSI(Ultra.Large Scale Integration)的電路愈來愈龐大且複雜的同時,電路設計 人員亦利用具強大功能的自動化工具來縮短整體設計流程所耗費的時間。而當前系統 級晶片(System on chip, SOC)已整合各種功能之電路在一個晶片上,包括數位電路及 類比電路兩部份。由於數位電路佈局自動化設計工具已經非常成熟且被廣泛的使用,

然而類比電路受到其特殊的限制條件而無法像數位電路那般依靠自動化工具即可完 成電路設計。因此大多數的類比電路佈局仍舊得依靠設計人員憑藉其經驗以人工的方 式來進行設計,與數位電路設計相較之下是較為耗費時間的工作。這些特殊的限制條 件,如對稱性(Symmetry)的需求、元件的匹配(Matching)、電流密度,寄生效應(parasitic effect)等,須同時被滿足,因此造成類比電路自動化設計工具的發展較為不易。故類 比電路佈局所耗費的時間即成為整體電路設計與佈局完成時間的最大瓶頸[8]。

在製程尺寸持續微縮之下,單一連線的最大可承受電流也跟著變小,其意味著連 線的高電流密度及高阻抗。在晶片內部,愈來愈多的連線網絡將面臨到這種威脅。當 連線線寬設計不足時,將使得連線更易遭受電子遷移及壓降的影響。而製程的演進,

更加速了電流密度及連線阻抗的上升趨勢。此趨勢可藉由線寬調整的方式,來達到避 免電流密度過高造成連線結構上的破壞及過度壓降造成電路效能的降低與功能性的 失效。然而大量的連線網絡設計已經逐漸超出人力所能掌控的範圍。因此類比電路自 動化設計工具的發展即成為關注的焦點議題。

(29)

第二章 相關研究

連線網絡的建構方式主要分成兩大類。第一類是以史丹爾樹為基礎的建構方式 [10];第二類是以生成樹為基礎的建構方式[11.13]。比較兩者之建構方式,前者在樹 的建構過程之中,就已經計算史丹爾點的位置;而後者則是在樹的拓樸確立之後,才 在適當的位置加入史丹爾點,以減少樹的總長度。因此,前者在史丹爾點的計算量上 較後者為多,故執行時間亦較久一些。以下將分別介紹這兩類建構方式。

2.1 以史丹爾樹為基礎的建構方式

學者 T. Adler 在 2000 年首先提出電流導向繞線之建構方法[10]。這篇論文主要是 以三端點取史丹爾點(P3S) 的方法[14]為基礎,並加入連線電流的計算來建立網絡。

P3S 的方法循序的將新的端點加入到已繞線完成的子樹之中,連線的建立主要是透新 增史丹爾點或連接至子樹端點的方式,如圖 2.1。這兩個方法最大的差別在於原始的 P3S 在連線網絡建構完成之後才考慮連線電流,因此可能造成修改佈局的問題,如圖 2.1(d)之中,兩個史丹爾點之間連線電流必須在網絡拓樸確定之後才能得知,並依據 其電流大小賦與其相對應的線寬,當沒有足夠的空間可供線寬調整時,就會違反設計 規則而必須重新擺置及繞線。

圖 2.1 P3S 的建構過程

(30)

學者 T. Adler 的方法則是在連線網絡建構過程之中就考慮到連線電流,故能避免上述 的問題。其繞線樹的建構過程及結果如圖 2.2 所示。

圖 2.2 T. Alder 的繞線樹

2.2 以生成樹為基礎的建構方式

以史丹爾樹為基礎的建構方法雖然可以得到具最短總樹長的繞線樹,然而卻耗費 太多時間在史丹爾點的計算上。因此,學者 J. Lienig 在 2002 及 2003 年分別提出端點 樹的建構[11]及以電流為導向的連線規劃[12]。前者著重在改善[10]的執行時間,而後 者的總線面積與執行時間均較[10]為優。此外,學者 J. T. Yan 在 2008 年提出防止電子 遷移之史丹爾樹建構[13]。相較於[12],其提供更佳的總線面積且執行時間亦較快。

以下將分別針對這三篇論文的建構方式加以描述。

首先是端點樹的建構。其方法先將各端點由左向右編號。接著從第 2 點開始,每 一回合從目前的端點編號開始,在先前已確立的端點樹內部,搜尋最近的端點編號(假 設目前端點編號為 i,則從端點編號 1 到(i.1)之中,找出離 i 最近的端點),並建立連 線關係直到所有的點都連通。最後,從端點樹的末端開始向上計算各分支的電流及在 適當的位置插入史丹爾點,便可完成最終的繞線樹,其建構過程如圖 2.3。

(31)

圖 2.3 端點樹的建構過程

其 次 是 以 電 流 為 導 向 的 連 線 規 劃 。 第 一 步 先 利 用 狄 勞 尼 三 角 化 (Delaunay Triangulation)取得所有的端點所組成的網狀結構。接著從最外圍的任一端點(Ti)取得 與其相連的最短連線(Ti.Tj)。並將此連線當作是起始連線,分別從此連線的兩端點找 出除了起始連線端點之外,與其距離最近的其他端點所構成的連線(Tx.Ti.Tj 與 Ty.Tj.Ti,i≠j、x,y≠i、x,y≠j)。藉由計算 CCA(Current Connection Area)值且取其較 小者的連線作為下一回合的評估線段。以此類推直到連通所有的端點,最後計算連線 電流及插入史丹爾點,其建構過程如圖 2.4。

(32)

再者是防止電子遷移之史丹爾樹建構。第一步先建立各供應端點到各需求端點的 連線(圖 2.5(a)中的虛線)並計算出其面積獲益(Area Gain),接著從這些連線之中,挑選 具最大面積獲益的連線加入到繞線樹,並且移除被耗盡的供應端點及被滿足的需求端 點,直到沒有連線可供選擇。如果在同一網絡裡,同時存在 n 個的繞線子樹,那麼就 必須新增 n.1 條連線關係,以連通所有的繞線子樹。當繞線樹被建立之後,透過史丹 爾點的插入,合併具共同供應端點或共同需求端點的連線。最後依據各連線線寬找出 其實際的路徑,圖 2.5 為 ERST 的建構過程。

圖 2.5 ERST 的建構過程

2.3 相關研究之比較

從相關論文之中,可歸納出連線網絡建構之考量因素,如避開障礙物、路徑選擇 及是否可避免電子遷移現象之影響。實際上,連線亦可能因過度壓降而導致晶片發生 錯誤,故連線應考量壓降之影響。然而,這些相關研究卻忽略壓降之影響。表 2.1 列 出先前相關研究對於連線網絡建構之考量因素的比較。

(33)

繞線樹之建構方法

連線網絡建構之考量因素

避開障礙物 路徑選擇 避免電子遷移 避免壓降

電流導向繞線[10] 是 區域最佳解 是 否

端點樹之建構[11] 是 區域最佳解 是 否

電流導向之連線規劃[12] 否 區域最佳解 是 否

防止電子遷移之史丹爾

樹建構[13] 否 全域最佳解 是 否

表格 2.1 連線網絡建構之考量因素的比較

在相同的例子之中,分別以史丹爾樹為基礎的建構方式.電流導向繞線[10]、以生 成樹為基礎的建構方式.電流導向之連線規劃[12]及本篇的方法來建構連線網絡,其繞 線樹的拓樸及最終的連線網絡,如圖 2.6 所示。括號中的數字為連線的電流值,在此 暫且以其值作為線寬來估算線面積,線面積的計算方式為連線長度乘以連線寬度。[10]

得到最短的總樹長;本篇論文的方法得到最佳的總線面積;而[12]的總樹長及總線面 積,則介於兩者之間。

圖 2.6 不同的建構方式應用在相同例子之差異

(34)

第三章 研究動機與問題描述

3.1 研究動機

以史丹爾樹為基礎的建構方法,雖然可以保證得到最小總線長度,然而卻無法保 證取得之總線面積亦為最小,且其計算時間較久,故無法應付電路愈來愈龐大的連線 需求。就端點樹之建構而言,其總線長度及總線面積的結果,雖較以史丹爾樹為基礎 的建構方法為差,不過卻大大的縮短計算時間的耗費。電流導向之連線規劃仍維持著 較佳的計算時間的同時,亦改善端點樹之建構在總線長度及總線面積較差的缺點,主 要是因為端點樹在連線的選擇上,是以距離長度為取向;而電流導向之連線規劃是以 面積(長度乘以寬度)為取向。分析上述三種建構方法之連線選擇方式,其最終繞線結 果是偏向於區域最佳解而不是全域最佳解;故防止電子遷移之史丹爾樹建構以全域之 觀點來選擇連線關係,因而得到最少的總線面積,且其總線長度亦相當接近以史丹爾 樹為基礎的建構方法所得之最小總線長度。

從先前相關研究在連線網絡建構之考量因素加以探討。首先針對晶片內部,其連 線網絡之建構而言,連線路徑配置應避開原本就存在於晶片內部的障礙物,如電路區 塊,故必實體配置須考量障礙物的位置。再者,對於連線之線寬的決定,除了考量設 計規則所規範的製程最小線寬及避免連線受電子遷移影響的線寬之外,避免連線產生 過度壓降的線寬考量因素亦不能被忽略,以符合連線之實際情況。此外,由於連線關 係的選擇方式,將直接影響到連線網絡之總線面積及總線長度的結果是否為最佳,故 應從全域的觀點來選擇連線關係,以期取得最小總線面積及總線長度之全域最佳解;

而非使用貪婪的方法來建立連線關係,因貪婪的方法時常落入區域最佳解。

(35)

3.2 問題描述

根據晶片內部的電路狀態,如連線網絡上各端點之位置及其電流大小,以及無法 配置連線路徑之障礙物位置,再加上設計規則所規範的相關製程參數,如製程最小線 寬、可容忍之最大電流密度及壓降限制。對於固定區域大小之平面,其連線網絡之建 構給定下列五種參數:

(1) n 個端點的集合{T1, T2, …, Tn}及各端點電流值的集合{I1

, I

2

, …, I

n} (2) r 個障礙物的集合{O1, O2, …, On}:

(3) 製程最小線寬 wmin

(4) 可容忍之最大電流密度 Jmax

(5) 壓降限制 Vdrop

其中端點可被區分成兩種類型,一是電流供應點(Current Source):帶負號之電流值;

二是電流需求點(Current Sink):帶正號之電流值。

根據上述參數,訂出連線避免電子遷移及壓降之線寬的決定方式,在符合克西荷 夫電流定律(Kirchhoff’s current laws)的前提之下,計算出各連線避免電子遷移及壓降 之線寬大小,並藉由選擇這些連線關係來構成一個面積導向繞線樹。其次,考量史丹 爾點在訊號網絡之幾何特性,並在可行的區域放置史丹爾點以達到降低整體繞線長度 及總線面積的目的。最後,經由細部繞線方法來配置各連線之最小長度的實體路徑,

最終結果即為障礙物已知之多源頭史丹爾樹(OMRST)。圖 3.1 為簡化之線寬決定及障 礙物已知之多源頭史丹爾樹建構。

圖 3.1 障礙物已知之多源頭史丹爾樹建構

(36)

第四章 電流之考量及線寬之決定

4.1 電流之考量

4.1.1 端點電流值

就先前所述,電流密度取決於通過導線截面積之電流值大小,故電流值與連線抗 電子遷移現象的能力息息相關。對避免電子遷移之實體設計方法而言,決定各端點之 實際電流值是個很重要的問題。而其來源可分為以下兩種:第一種是使用電路模擬工 具,在忽略寄生阻抗的情況下,透過對連線網絡的模擬所取得;第二種則是設計人員 透過手動的方式,直接將電流值輸入到連線清單(Netlist)之中。

實際電流值是經由計算一組符合克西荷夫電流定律之電流向量所取得,而電流向 量則是從一個或多個模擬資料之歸納所得的數據。

4.1.2 電流模型

從連線的電源供應而言,交流電源的抗電子遷移能力較直流電源來的高。主要的 原因是連線的自我復原效應(Self.healing effect)─交流電方向之改變造成電子風力的 回流。在避免電子遷移之設計流程中,考量端點及連線電流值,以電流的頻率做為區 分標準,可分成下列三類:(1)頻率小於 1 赫茲(Hz),以電流的均方根(Root.Mean.Square, RMS)值為基礎的有效電流模型(Effective Current Model)。(2)頻率大於 1 赫茲的平均電 流模型(Average Current Model)。(3)考慮靜電放電(ESD)的突波電流模型(Peak Current Model)。

有效電流模型並未考慮自我復原效應。一般而言,其電流之評估方式較為保守,

故相當適合用在類比直流電源的連線網絡及與可靠度的關鍵應用。平均電流模型則考 慮自我復原效應,其普遍應用在數位訊號網絡之電流評估。突波電流模型(因靜電放 電所造成的暫時性電流波動)已被分別考慮在有效電流模型及平均電流模型之中。

(37)

4.2 線寬之決定

4.2.1 線寬的限制條件

對晶片內部的連線而言,線寬主要受到三種限制所規範:首先是設計規則限制,

其次是電流密度限制,最後是壓降限制。以下將分別描述之。

設計規則限制為製造程序可製造的最小連線寬度。若以小於製程的線寬來製造晶 片,首先會面臨到成像問題而無法製造;或者是可製造,但是卻大大地降低晶片的製 造良率及可靠度。故當連線所需之線寬小於製程線寬時,則透過增加線寬的方式,將 其調整為製程最小線寬,以保證晶片的製造良率及可靠度。如圖 4.1 為在設計規則限 制之下的線寬調整示意圖。故連線在考量設計規則限制之下的線寬為製程最小線寬

圖 4.1 設計規則限制之下的線寬調整

電流密度限制的主要考量,在於連線是否因電流密度過高而發生電子遷移現象之 情形。若連線之線寬為製程最小線寬時,其電流密度仍然過高,則透過增加線寬的方 式,將其線寬調整至符合電流密度限制之線寬 ,如圖 4.2 為在電流密度限制之下的 線寬調整示意圖。

圖 4.2 電流密度限制之下的線寬調整

(38)

從電流密度的計算式所推得,電流密度限制之線寬是依據連線之電流值與電流密 度之間的比值來決定,其中在參考溫度 Tref 之下,連線可承受之最大電流密度

J

max(Tref)、安全係數 s 及連線高度 d 均為常數。

先前相關研究之中,在忽略突波電流影響的情況之下,連線避免電子遷移之線寬 是由製程最小線寬 及電流密度限制線寬 之間的最大值來決定。

壓降限制為連線因較高的內部阻抗而造成過度壓降,使得晶片無法完成預期功能 之情況。如果連線訊號可能遭受到過度壓降之威脅,則透過增加線寬的方式,將線寬 調整至符合壓降限制之線寬,如圖 4.3 為在壓降限制之下的線寬調整示意圖。

圖 4.3 壓降限制之線寬

聯立歐姆定律及導體電阻計算式,可求得壓降限制之下的線寬 等於連線電流

(39)

乘以連線長度與壓降限制的比值,其中連線可承受之最大電位壓降

V

IRmax、電阻率 r0

及連線高度 d 均為常數。

4.2.2 避免電子遷移和壓降之線寬

由上述三種線寬的限制條件得知,連線避免電子遷移之線寬 ,是在製程最小 線寬 及電流密度限制線寬 之間,取值較大者,作為連線之線寬。然而,壓降的

問題可能發生在符合設計規則限制或電流密度限制之連線,故在 及 之間,取值 較大者,作為連線避免電子遷移和壓降之線寬 wi,j

    

irj

c j i r

j i j i j

i

Max w , w Max Max w , w , w

w

,

min, ,

min , ,

分析 wi,j,可得知線寬將由 wmin、 或 來決定。首先考慮線寬是否遭受到電子 遷移之影響,再接著考慮線寬是否受到壓降之影響。由內而外,先比較 wmin及 之 大小,當 wmin大於等於 時,則比較 wmin及 ,取其值較大者為線寬;當 大於

w

min時,則比較 及 ,取其值較大者為線寬。其分析結果如圖 4.4。

圖 4.4 線寬決定之分析結果

(40)

在避免電子遷移現象之線寬設計方法[13.16]上,其線寬之決定方式,只考慮兩種 限制條件,設計規則限制及電流密度限制。以何種方式決定線寬,則取決於連線電流

I

i,j與避免電子遷移之電流限制 (,以製程最小線寬為連線之線寬時,不會違反電流 密度限制條件之電流)之間的關係。如果 Ii,j小於等於 ,則線寬為 wmin;如果 Ii,j大 於 ,則線寬由 (

)

max(

,

ref j i

T J d

s I

 )決定。圖 4.5 為避免電子遷移之電流限制。

圖 4.5 避免電子遷移之電流限制

在避免電子遷移現象之線寬設計方法上,考慮第三種限制條件,壓降限制條件。

從連線的觀點出發,由於連線內阻所造成的壓降,其內阻與連線長度成正比、與線寬 成反比。依據壓降限制條件,連線長度與連線電流成反比。對連線電流小於等於電流 限制 的連線而言,其並未受到電子遷移的影響,故只需考量壓降與連線電流的關 係,以連線可容忍之最大壓降乘以最小寬度與連線電流連線的比值為避免壓降之長度

限制 (

0 ,

min max

r I

d w V

j i IR

 ,以製程最小線寬為連線之線寬時,不會違反壓降限制之連線

長度)。此外,對連線電流大於最小線寬電流的連線而言,必須考慮電流密度過大可

能造成電子遷移現象的問題。故將壓降限制條件之中的連線電流替換成 的計算

式,則得到固定的連線長度限制 (

0 max

max

) (T r J

s V

ref IR

 )。倘若連線長度大於 ,則線寬

(41)

由 決定。圖 4.6 為連線避免過度壓降之長度限制。

圖 4.6 避免壓降之長度限制

綜合連線電流 Ii,j及 Li,j之關係,避免電子遷籍和壓降之線寬 wi,j可由 下式來決定:

(42)

4.3 連線之分類

從 wi,j之決定方式,可分為三種線寬類型:製程導向(Process - Oriented)線寬、電 流導向(Current - Oriented)線寬及電壓導向(Voltage - Oriented)線寬,如圖 4.7 為線寬類 型之分類。以製程導向線寬為線寬之連線為製程導向連線,其主要特徵為連線電流小 於等於電流限制,且連線長度小於等於長度限制,如圖 4.8(a)。以電流導向線寬為線 寬之連線為電流導向連線,其主要特徵為連線電流大於電流限制,且連線長度小於線 長度限制,如圖 4.8(b)。以電壓導向線寬為線寬之連線為電壓導向連線,其主要特徵 為連線長度大於長度限制,如圖 4.8(c)。

圖 4.7 線寬類型之分類

(43)

第五章 面積導向繞線樹之建構

5.1 兩端點之連線

假設輸入檔的 n 個端點中,有 m 個帶負號有效電流值的供應點及(n.m)個帶正號 有效電流值的需求點。針對每個供應點(Ti)到每個需求點(Tj)建立一條連線,故可得到 n*(n.m)條連線。如圖 5.1,其中 n = 7、m = 3、(n.m) = 4,所以共有 12 條連線關係。

圖 5.1 兩端點之連線 而每一條 Ti→Tj連線的資訊有下列三項:

(1) 最大電流值 Ii,j:由 Min{ |Ii

|, |I

j

|}來決定

(2) 最小長度 Li,j:避開障礙物的最小連線長度

(3) 線寬 wi,j:根據 Ii,j及 Li,j的值,由避免電子遷移及過度壓降之線寬來決定

5.2 連線的權重

對任一需求點(Tj)而言,假設有 m 個供應點(T1,…,Tm)可提供電流給需求點,而根 據各供應點到需求點連線的距離長度,將其距離由近到遠排列,取得各供應點對需求 點 之 權 重值 , 權 重 值 較 小 者 , 則 優先 權愈大 。 下 列式 子為 權 重的 排 列順 序 :

)) (

, ( ..., )), (

,

(L(1),j w(1),j I(1),j L(m),j w(m),j I(m),j 。其中 ()

是一個由小到大的排列函數。

圖 5.2 為連線權重的範例。

Tj Ta

Tb

Tc Td

a b

c

d Tj

Ta

Tb

Tc Td

a b

c d

a c

b

d 權重:c < b < a < d

a c

b

d 權重:c < b < a < d

圖 5.2 連線的權重

(44)

5.3 最小線面積

在取得任一需求點(Tj)之相關連線的權重後,根據其電流需求 Ij,依序從具最小 權重的連線(或供應點)開始取得電流,直到需求點被滿足為止。參照圖 5_2 的連線及 其權重,假設需求點之電流需求 Ij = 6,而各供應點的最大供應電流分別為 Ia

= .5、I

b

= .3、I

c

= .4、I

d

= .4,依連線的權重之大小,以權重較小者為優先選擇。首先選擇連

線 c(Tc)供應 4 給 Tj,Ij的需求餘 2;接著選擇連線 b(Tb)供應 2 給 Tj,Ij的需求等於 0。

因 Ij 已 無 需 求 , 故 需 求 點 已 被 滿 足 。 即 可 得 需 求 點 之 最 小 線 面 積 為

L

c

*w

c(4)+Lb

*w

b(6.4),括號內為供應點所提供之電流量,值得注意的是 wb的寬度應該 以供應點(Tb)所供應之電流值(2)來決定寬度,而不是供應點(Tb)所能提供的最大電流 值(3)。(圖 5.3)

T

j

T

a

T

b

T

c

T

d

a b(2)

c(4)

d

最小線面積

b b c

c

w L w

L    T

j

T

a

T

b

T

c

T

d

a b(2)

c(4) d T

j

T

a

T

b

T

c

T

d

a b(2)

c(4)

d

最小線面積

b b c

c

w L w

L   

圖 5.3 最小線面積

對需求點的電流 Ij而言,上述過程是從 m 條經由 ()

排序過的連線中,挑選供應 點來滿足 Tj的需求。而這個過程可被歸納成下列式子:

1

1 ), ( 1

), (

1 ), ( ),

1 ( ), 1 ( 1

), ( ), ( ), (

,

) (

) (

p

i

j j i p

i

j j i

p

i

j i j

j p j p p

i

j i j i j i

I I

and I I

where

I I

w L

I w L

此式子的目的是找出該需求點的

( p)及

( 

p

1),其中

( p)為最後一個完全供應給需 求點的供應點;而

( 

p

1)則是第一個部分供應或不供應給需求點的供應點。經由加 總

( p)之前的 L*w 再加上

( 

p

1)的 L*w 即可算出需求點的最小線面積。

(45)

5.4 連線的選擇

雖然可經由計算求得各需求點的最小線面積,然而各需求點彼此之間會爭奪供應 點的資源,故必須制定一個連線的選擇機制,用來減少彼此之間因資源競爭所造成的 影響。其主要的觀念在於當連線 Tδ(k)→Tj沒有被選擇加入到繞線樹之中,則定義其懲 罰值(Penalty),pδ(k),j,當作是未選擇 Tδ(k)→Tj連線的懲罰。懲罰值來自於權重位置在

)

(k 之後的供應點,其與需求點之間的距離一定是大於等於 Tδ(k)→Tj 的長度,故 )

1 ( 

k

之後的供應點所佔用之線面積的總和通常比

(k)所需的線面積來得大。假設 )

(k 的權重位置是在最小線面積的

( p)之前,則

(k)原本可供應的電流就必需轉嫁 給權重位置在

(k)之後的供應點(

( 

k

1),

( 

k

2), …,

(m))。圖 5_4 為懲罰機制 示意圖。

圖 5.4 懲罰機制示意圖

而根據

(k)在最小線面積的權重位置,可再定義

(q)與

( 

q

1):

q

1 i

j k j j

(i), I I

I ( ),

(q)為最後一個完全填補

(k)缺額的供應點。

j k j q

i j

i I I

I ( ),

1

1 ),

(

 

( 

q

1)為第一個部分填補或不填補

(k)缺額的供應點。

依照

(k)與

(q)及

( q 1)之間的相對位置,懲罰值 pδ(k),j的取得可分成下列四種關 係:

(46)

(1)

(k)的權重在

( p 1)之前,且

( p 1)可完全填補

(k)的缺額。如圖 5.5。

圖 5.5 懲罰關係(一)

(2)

(k) 的權重 在

( p 1)之前 , 而

( p 1)未能完全 填補

(k) 的缺額 , 所以由 )

2 ( p

( q 1)之間的供應點繼續填補。如圖 5.6。

圖 5.6 懲罰關係(二)

(3)

(k)的權重剛好落在

( p 1)時,可分成兩種情況:第一種情況是

( p 1)原本就 不供應給需求點,則懲罰值為零。第二種情況則是

( p 1)部分供應給需求點,因 此由

( p 2)到

( q 1)之間的供應點繼續填補

(k)的缺額。如圖 5.7。

參考文獻

相關文件

In this paper, we propose a practical numerical method based on the LSM and the truncated SVD to reconstruct the support of the inhomogeneity in the acoustic equation with

Let f being a Morse function on a smooth compact manifold M (In his paper, the result can be generalized to non-compact cases in certain ways, but we assume the compactness

國立高雄師範大學數學教育研究所碩士論文。全國博碩士論文資訊網 全國博碩士論文資訊網 全國博碩士論文資訊網,

In this paper, we have studied a neural network approach for solving general nonlinear convex programs with second-order cone constraints.. The proposed neural network is based on

In this paper, we extended the entropy-like proximal algo- rithm proposed by Eggermont [12] for convex programming subject to nonnegative constraints and proposed a class of

In this paper, we build a new class of neural networks based on the smoothing method for NCP introduced by Haddou and Maheux [18] using some family F of smoothing functions.

„ There is no Hamilton circuit in G2 (this can be seen by nothing that any circuit containing every vertex must contain the edge {a,b} twice), but G2 does have a Hamilton

Based on the tourism and recreational resources and lodging industry in Taiwan, this paper conducts the correlation analysis on spatial distribution of Taiwan