中 華 大 學

中 華 大 學 碩 士 論 文

二氧化鋯鉿 N 型金氧半場效電晶體 製作與電性分析

The Fabrication and Electrical Properties of HfZrO ₂ n-MOSFETs

系 所 別：電機工程學系碩士班 學號姓名：M09801046 黃俊哲 指導教授：吳建宏 博士

中 華 民 國 100 年 8 月

摘 要

隨著電晶體尺寸不斷微縮，傳統的閘極氧化層二氧化矽的已經無法克服穿隧效應 所帶來的影響，高介電常數材料已經引起高度的重視，被認為是成為下一代互補式金 氧半場效電晶體的閘極介電材料。氧化鉿被認為是最有可能取代二氧化矽的材料。

氧化鉿可直接成長在矽晶片上擁有絕佳的熱穩定性、較高的介電係數、相對大的 能隙寬度，但同時超薄氧化鉿面臨到了電子遷移率下降、大量的固定電荷、臨界電壓 的不穩定等問題仍須解決，許多學者已證實透過添加材料(矽、鋁、氮、鈦、鉭)來改 善氧化鉿所遭遇的問題，但必須考量到添加這些材料通常會降低氧化鋯的介電常數或 者產生更大的漏電流。氧化鋯和氧化鉿有類似的化學結構，且能夠完全互溶。相較於 氧化鉿，以二氧化鋯鉿當作閘極氧化層材料則擁有高電導，藉以降低電荷捕捉效應，

獲得較高的驅動電流並改善N型金屬-氧化物-半導體的臨界電壓不穩的問題，以提升 氧化值的品質和可靠度，如漏電流、磁滯、介面密度和優越的晶圓級厚度均勻性，在 經過一連串的負壓測試，如溫度或大偏壓的情況下仍然能夠正常的運作。

本文利用不同閘極搭配二氧化鋯鉿氧化層製作出電容，在不同溫度下退火，量測 其電容電壓特性；同時也成功製作出 n 型金氧半場效電晶體，並對元件做基本的電性 量測，並探討使用了二氧化鋯鉿當作閘極氧化層材料對於傳統高介電係數氧化層帶來 的改善。

關鍵字:金屬閘極、高介電係數、閘極氧化層、鉿為基底金氧半場效電晶體、氧化鋯、

金屬氧化物半導體技術。

Abstract

With the scaling down of the metal-oxide-semiconductor field-effect transistor device, traditional SiO₂ gate dielectric will fail to overcome the influence brought on by the quantum mechanical tunneling effect. The high dielectric constant materials for the next generation complementary metal-oxide-semiconductor transistor devices have attracted SiO2.Hafnium-based dielectrics have been extensively investigated as a possible replacement for SiO2. Hafnium oxide exhibits good thermodynamic stability on direct contact with Si ,high dielectric constants, a large band offset with Si, suffers from mobility degradation, fixed charge and threshold voltage instability, etc..The properties of HfO2 can be improved by adding different elements such as Si, Al, N, Ti ,Ta. It is reported that zirconium oxide (ZrO2) has similar chemical structure to that of HfO2 and is completely miscible in HfO2. HfZrO2 gate dielectric showed: higher trans-conductance. less charge trapping, higher drive current, lower NMOS Vt, reduced C-V hysteresis, lower interface state density, superior wafer-level thickness uniformity, and longer PBTI lifetime.

In this paper, with HfZrO2 different gate dielectric layer to produce capacitors anannealed at different temperatures measuring the capacitance-voltage characteristics;

also successfully fabricated n-type field effect transistors, and measurements the basic electrical components .

.

Index Terms:Metal gate, High-k, Gate dielectric, Hf-based MOSFETs, ZrO2, MOS technology.

致 謝

碩士生涯是我求學過程中重要的一段過程，在兩年的日子中，不論在生活上與專 業上，本身都有相當良好的經歷與成長，這一切都要歸功於這些歲月中，陪伴我度過 的老師、研究所的同伴與一直在背後支持我的家人。

首先對於指導教授-吳建宏博士這兩年來的關心與照顧，表達我最高的敬意與謝 意，在認識老師的兩年來，老師對我的關心與指導，使我在生活上體驗了在大學生涯 中從未體驗過的事情，獲得許多相當美好的記憶，而在研究領域上則是獲得了許多專 業知識與技巧，對於論文研究上有很大的幫助，我想沒有老師的指導與照顧，沒有現 在的俊哲，因此俊哲在此深深的向吳老師您說一聲謝謝您，老師您辛苦了。

兩年的研究生活中，要感謝的人相當多，如學長智偉、泰瑞、哲緯…等，感謝他 們在我論文研究上的指導與照顧，再來對於同學瑞陽、竹君、育成、天麟、恩廷、聖 文、悳舜、春雅、于峰、培倫、學弟聲瑋、建榮、錦浩、嘉宏、韶謙、于賢、助理美 惠…等，與你們的生活在一起，使我在碩士生涯裡過的多采多姿，最後感謝國家奈米 中心與交通大學奈米中心在研究實驗過程中的各種幫助。真的非常感謝上述所有人的 付出與幫忙，在碩士生涯中有你們相伴真好。

最想感謝的就是我的家人，由於你們的全力支持，讓我能夠決定自己未來想走的 道路，你們的關懷，讓我在這兩年裡與往後的日子，能夠繼續前進，更由於你們辛勞，

讓我能夠在無憂無慮的專心於課業上，真的非常感謝你們。

目錄

中文摘要 ………... i

英文摘要 ………... ii

誌謝 ………... iii

目錄 ………... iv

表目錄 ………... v

圖目錄 ………... viii

第一章 簡介………... 1.1

^{研究背景與動機}

………...

1

1.2

高介電常數材料的介紹

………. 3

1.3

金屬閘極概述

………... 5

1.4

論文架構

………. 6

第二章 基礎的元件物理與製程技術 2.1

金氧半場效電晶體的基礎物理

……….. 14

2.2

^{製造科技和實驗工具}

……… 19

第三章 金氧半電容及高介電常數電晶體製作流程 3.1

金氧半電容之製作

……… 43

3.2

高介電常數之 N 型金氧半場效電晶體製作

………. 44

第四章 結果與討論 4.1

MIS 結構的電性量測

……… 64

4.2

金屬閘極的 N 型金氧半場效電晶體電性分析

………. 65

第五章 結論與未來規劃 5.1

結論

……… 74

5.2

未來規劃

………. 74

參考文獻 ………... 75

Vita

表目錄

第一章 緒論

表 1-1 國際半導體技術發展藍圖ITRS 表 1-2 熱門的高介電材料特性

第二章 基礎的元件物理與製程技術

表 2-1 技術比較

圖目錄

第一章 緒論

圖 1-1 摩爾定律

圖 1-2 利用高介電材料能夠有效降低閘極氧化層漏電流 圖 1-3 HfO2和ZrO2在不同溫度下的晶體排列結構

圖 1-4 不同閘極氧化層材料在相同等效氧化層厚度功率消耗及閘極漏電流 圖 1-5 熱門的閘極氧化層材料和與傳統材料的電容與電流之比較

圖 1-6 晶矽閘極的空乏效應對閘極氧化層電容的影響 圖 1-7 金屬功函數在矽的傳導帶和價電帶中的分佈

第二章 基礎的元件物理與製程技術

圖 2-1 N-型金氧半電容結構

圖 2-2 高頻和低頻下量測到的n型金氧半電容 圖 2-3 N-型金氧半場效電晶體剖面圖及電路符號 圖 2-4 N-型金氧半場效電晶體電壓電流特性曲線 圖 2-5 氧化層介面缺陷的種類及型態

圖 2-6 氧化層介面缺陷在高頻電容量測可能出現的非理想現象 圖 2-7 漏電機制(a) F-N穿隧(b)直接穿隧

圖 2-8 多晶矽閘極電晶體之穿隧電流曲線

圖 2-9 光罩粒子汙染在微影製程中所造成的影響

圖 2-10 不同等級的無塵室裡每立方英尺空氣中的微粒尺寸及數量 圖 2-11 標準的 RCA 清洗步驟

圖 2-12 電阻加熱之高溫爐管示意圖 圖 2-13 利用熱氧化方式成長緩衝層 圖 2-14 光罩的製作流程

圖 2-15 濕式蝕刻反應機制 圖 2-16 離子佈值機原理

圖 2-17 高溫退火能夠活化90%劑量的硼跟磷

圖 2-18 熱阻絲蒸鍍系統示意圖 圖 2-19 電子鎗蒸鍍系統示意圖

圖 2-20 化學氣相沉積示意圖(a)熱壁式低壓沉積(b)平形板電漿輔助沉積

第三章 金氧半電容及高介電常數電晶體製作流程

圖 3-1 RCA清理晶圓表面

圖 3-2 利用雙電子槍蒸鍍系統鍍上雙層的介面層

圖 3-3 將晶圓放置在 500 °C 10 min 的氮氣下退火形成 HfZrO₂薄膜 圖 3-4 利用熱阻絲蒸鍍系統鍍上電極鋁(500 nm)

圖 3-5 塗佈光阻和曝光 圖 3-6 顯定影

圖 3-7 利用鋁蝕刻溶液蝕刻鋁金屬 圖 3-8 利用丙酮將光阻去除

圖 3-9 貼上金屬光罩利用雙電子鎗蒸鍍系統沉積鈦電極(50 nm) 圖 3-10 移除金屬光罩

圖 3-11 P型矽基板經過RCA清洗

圖 3-12 利用爐管加熱製程成長場氧化層(500 nm)

圖 3-13 塗佈光阻並利用第一道光罩曝光定義源極、汲極區域 圖 3-14 利用FHD-5進行顯影並硬烤3 min

圖 3-15 浸泡BOE來蝕刻SiO2

圖 3-16 光阻去除接著送離子佈值 S/D，經 900 ^oC 20 min 氮氣活化摻雜 圖 3-17 塗佈光阻並利用第二道光罩曝光移除閘極氧化層

圖 3-18 利用FHD-5進行顯影並硬烤3 min

圖 3-19 利用BOE蝕刻閘極上的氧化層並用丙酮將光阻去除 圖 3-20 利用雙電子鎗蒸鍍系統沉積HfZrO2閘極氧化層 圖 3-21 經過500 ^oC氮氣及氧氣退火

圖 3-22 塗佈光阻並利用第三道光罩曝光定義通道區域 圖 3-23 利用FHD-5進行顯影並硬烤3 min

圖 3-24 利用BOE將S/D上的高介電材料層去除 圖 3-25 利用電阻加熱蒸鍍法沉積鋁薄膜

圖 3-26 塗佈光阻並利用第四道光罩曝光定義源極、汲極和閘極區域 圖 3-27 利用FHD-5進行顯影並硬烤3 min

圖 3-28 利用鋁蝕刻溶液來蝕刻鋁金屬 圖 3-29 浸泡丙銅移除光阻，元件完成

圖 3-30 塗佈光阻並利用第四道光罩曝光定義源極、汲極和閘極區域 圖 3-31 利用雙電子鎗蒸鍍系統沉積鈦電極

圖 3-32 浸泡丙酮將光阻去除，元件完成 圖 3-33 顯微鏡下的元件圖形

圖 3-34 HP 4284 圖 3-35 HP 4156C

第四章 結果與討論

圖 4-1 HfZrO₂薄膜在不同溫度下退火，氧離子的分布情形

圖 4-2 Al/HfZrO₂/p-si 在不同溫度下退火的電容特性曲線(f=100 kHz) 圖 4-3 Al/HfZrO₂/p-si在不同溫度下退火的電容特性曲線(f=1 MHz) 圖 4-4 Ti/HfZrO2/n-si在不同溫度下退火的電容特性曲線(f=100 kHz) 圖 4-5 Ti/HfZrO2/n-si在不同溫度下退火的電容特性曲線(f=1 MHz) 圖 4-6 Al/HfZrO2/p-si在不同溫度下退火的電壓特性曲線

圖 4-7 Al/HfZrO2 NMOSFET在溫度400^oC下退火的ID-VD特性曲線(L=4 µm) 圖 4-8 Al/HfZrO2 NMOSFET在溫度400^oC下退火的ID-VD特性曲線(L=10 µm) 圖 4-9 Al/HfZrO₂ NMOSFET在溫度500^oC下退火的I_D-V_D特性曲線(L=10 µm) 圖 4-10 Al/HfZrO₂ NMOSFET在溫度400^oC下退火的I_D-V_G特性曲線(L=4 µm) 圖 4-11 Al/HfZrO₂ NMOSFET在溫度400^oC下退火的I_D-V_G特性曲線(L=10 µm) 圖 4-12 Al/HfZrO2 NMOSFET在溫度500^oC下退火的ID-VG特性曲線(L=10 µm) 圖 4-13 Ti/HfZrO2 NMOSFET在溫度500^oC下退火的ID-VD特性曲線(L=10 µm) 圖 4-14 Ti/HfZrO2 NMOSFET在溫度500^oC下退火的ID-VG特性曲線

Chapter 1 簡 介

1.1 研究背景與動機

隨著金氧半場效電晶體(CMOS)元件尺寸持續微縮，閘極氧化層電容勢必也隨著 通道尺寸的縮小其厚度也相對縮小。圖 1-1 為 Gordon Morre 先生在 1965 年所提出的 摩爾定律[1]，指出在一個尺寸相同的晶片上，所容納的電晶體數量，因製程技術的 提升，每 18 個月會提高一倍。因此追求更好的效能和較少的成本是必需的。近十幾 年來 IC 工廠大都符合這個趨勢。為了達到這個目標，降低元件結構尺寸是一個必然 的趨勢。

根據表1-1國際半導體技術發展藍圖ITRS預測，在2010年電晶體的發展至等效氧 化層厚度(EOT :Equivalent Oxide Thickness)為1 nm以下，其相對應的閘極氧化層厚度 為1.3~1.4 nm，此厚度的二氧化矽將只有幾個原子大小，將不足以抵抗閘極直接穿遂 電流，造成元件待機功率增加，導致難以持續微縮元件尺寸，所以必須尋找替代材料 來取代二氧化矽做為閘極氧化層，如圖1-2所示[2]。

由近似方程式(1-1)可知，導入高介電係數氧化層寄望能夠在提升電晶體效能的同 時，也能有效的降低漏電流。由於高介電常數氧化層的介電係數比 SiO₂高，可形成 氧化層阻止閘極漏電，且若進一步使用金屬閘極就能使 tinv變小，提升閘極電容值，

使得驅動電流增加。

)

2

2 ( 1

t gs eff n ox

dsat

V V

L C W

I = µ −

(1-1)

inv

ox

t

C = κε

₀

A

(1-2)

Cox是閘極氧化層電容跟氧化層的介電常數和厚度有關(1-2)。µ_n是電子的遷移率，

W 是通道寬度，Leff等效通道長度，Vgs為閘極跟源極電壓差而 Vt 為臨界電壓。

近年來有許多研究開發新的材料來取代 SiO₂來當作閘極氧化層，其介電常數(k) 值至少要 12 以上，最好是在 25~30 之間。由於高介電材料其介電常數通常跟能隙寬 度呈反比，所以要如何取捨就是一個非常重要的課題。表 1-2 是目前熱門較為熱門的 高介電材料。

半導體業者花費許多精力去尋找適合的高介電材料與氧化特性。目前許多研究都 指出鉿(hafnium Hf)這個元素，是最有希望取代傳統的 SiO2做為閘極氧化層來降低閘 極漏電流。但其關鍵在於其較高的本體缺陷使得電子遷移率降低，會有穩定性不佳的 問題[3-5]。除此之外，高介電常數做為元件的氧化層已被證實其相對大的本體缺陷會 使得元件的漏電流更加嚴重(閘極引發汲極漏電流) [6]。

表 1-2 可知 HfO₂和 ZrO₂有相似的化學性質。圖 1-3 顯示 HfO₂和 ZrO₂在高溫下 有良好的薄膜結晶方式，也被證實能夠完全互溶[7]。超薄的 HfO₂其 K 值約 20 甚至 更小，限制了發展，而 HfZrO₂ 基於改善元件的特性且有更佳良好的穩定性和 HfO₂ 比較是更適合做為閘極氧化層的材料。由於在 HfO₂添加了 ZrO₂不只增加了介電常數

且其穩定的晶相提升了薄膜品質，改善了可靠性的問題[8-12]。

1.2 高介電常數材料介紹

1.2.1 高介電常數材料的選擇:

高介電常數氧化層可以在較厚的物理厚度下達到相同等效氧化層厚度(EOT)，期 待能夠降低其閘極氧化層穿隧電流[13]，如圖 1-4。介電常數跟其厚度的關係(1-3):

κ

κ

κ

−

×

−

=

high high ox

t

EOT t

(1-3)

圖 1-5 為一些熱門的高介電材料，這些材料都有機會取代 SiO₂。傳統的 SiO₂具 備了許多優點，像是良好的接面特性和熱穩定性，這些優點都可以成為選擇高介電材 料的依據。

1.2.2 理想閘極氧化層的要求:

這些材料要取代 SiO2成為閘極的氧化層需要符合一些 CMOS 製程的要求:

 跟矽的介面有良好的熱穩定性:

在積體電路製程中，諸如薄膜的退火及摻雜元素的活化，均需要高溫處理，

由於在處理過程中，薄膜可能因為高溫而產生晶相變化，使得薄膜從非晶相 (Amorphous)轉變成多晶相(polycrystalline)，其晶格間的空隙會造成嚴重的漏電 流產生，因此薄膜本身的熱穩定性相當重要。此外高介電薄膜在常溫下會跟矽 基板發生反應，行成一層低介電常數的介面層，其成分可能是 SiO₂ 或者是金 屬的矽化物。由於高介電材料的發展即是要降低 EOT，但低介面常數介面層的 生成卻會大大提升 EOT，反而使電容下降。

 與矽之界面品質:

相較於 SiO₂ 直接以熱氧化法在單晶矽基板上成長，高介電常數材料一般 介面缺陷(Interface state density)皆較 SiO2高(~10¹¹~10¹³/cm² eV)以及較多的氧 化層缺陷捕捉電荷(Oxide trapped charges)，造成的頻帶電壓偏移大於 300 mV，

影響閘極電性。利用熱處理的方式可有效鈍化(Passivate)介面缺陷。

 能障高度:

穿遂漏電流除了與物理厚度有關以外，另外一個影響的因素為氧化層與閘 極電極，以及氧化層與矽之間的能障高度。能障高度降低會造成漏電流呈現指 數性增加，能障的高度愈大，穿遂效應愈不容易發生。一般而言，能障高度與

材料能隙(Energy band-gap Eg)呈現正相關的趨勢，Eg 愈高則能障高度愈大。然 而介電常數愈高的材料，卻通常擁有較低的 Eg，目前被研究的介電常數的閘 極介電材料一般其介電常數< 30，而能隙> 4 eV。

 合適的介電常數:

介電常數並不是越高越好，高的介電常數的材料熱穩定性較差且容易引起 通道位能障壁降低之效應(Fringing induced barrier lowering,FIBL)，使得短通道 效應更加嚴重、臨界電壓不穩等不利因素。但介電常數太低，便失去選擇高介 電常數材料的意義，無法利用提升氧化層厚度來減少穿遂漏電流發生。

 與現有製程的相容性:

高介電常數氧化層無法由矽基板直接熱氧化成長，因此製程方式決定了閘 極氧化層的品質與性質。利用物理氣相沉積(PVD)厚度容易控制，但是薄膜會 在濺鍍時損傷，形成缺陷；化學氣相沉積(CVD)可沉積大面積厚度均勻的薄膜，

但薄膜容易受到摻雜物的汙染。近年來主流為原子層沉積(ALD)氧化物薄膜。

 可靠度:

電性上兩個影響可靠度的重要參數包括臨界電壓(V_t)與通道的載子遷移率 (mobility)。Vt值和氧化層中的電荷捕捉有關，一般而言高介電常數氧化層材料 有較 SiO2 更高的電荷捕捉機率，可能原因為高介電常數氧化層其金屬原子和 周遭的原子無法有完美的鍵結。而目前研究的高介電常數氧化體材料相較起來 略遜於 SiO2 其載子遷移率，可能原因為其介面缺陷所致，雖可用製程上的調 變來改善，但仍不如 SiO2。

1.3 金屬閘極概述

1.3.1閘極材料的發展 ：

早期閘極所使用的材料為多晶矽(poly-si)，其主要原因為所搭配的閘極氧化層 為二氧化矽 SiO2，兩者有良好的接面特性，產生的缺陷較少，源/汲極可自我對準加 速元件的微縮化，且多晶矽(poly-si)可由離子佈值任意調變閘極的功函數，以利 CMOS 臨界電壓的匹配。當製程發展到 0.1 µm 以下時，多晶矽開始遭遇瓶頸。主要為以下 兩個缺點:

 空乏效應(Gate depletion):

在閘極上方施加偏壓後，由於閘極多晶矽具有半導體特性，因此產生如同 一般矽基板的空乏效應，使得等效氧化層厚度(EOT)增加，造成電容值下降，

降低元件的效能，使得閘極對通道控制能力減弱，驅動電流下降，如圖 1-6 所 示[14]。

 硼離子穿透(Boron penetration)：

P 型多晶矽閘極所摻雜的硼原子會在後續高溫製程時，容易穿透閘極氧化 層產生表面電荷和改變通道濃度，造成臨界電壓飄移、閘極漏電流增加和閘極 氧化層薄膜品質損害。

這些問題在閘極氧化層越薄時越趨嚴重，所以使用金屬閘極來取代傳統的多晶矽 是非常重要的，許多研究指出金屬閘極不僅能夠解決空乏效應、硼離子擴散及電阻率 較低的優點之外，更重要的是能夠搭配高介電常數薄膜，符合現今的製程[15-18]。

二氧化矽厚度到達 1 nm 的物理極限後，漏電流和可靠度的瓶頸浮現，使得用高 介電常數材料做為閘極氧化層勢在必行，而多晶矽已經不符合往後製程所使用。

1.3.2 金屬閘極材料

在製程整合中，金屬的功函數是在選擇金屬閘極材料一個非常重要的考量因素，

因為直接關係到元件的臨界電壓(1-4)和電氣特性(1-5)。

ox

bs B si

B fb

th

C

V V qNa

V 2 ( 2 )

2 +

+ +

= ε φ

φ

^(1-4)

)

2

2 ( 1

t gs eff n ox

dsat

V V

L C W

I = µ −

(1-5)

因此選擇適當的閘極材料，使得 N 型和 P 型的電晶體能夠達到一致且足夠小的 臨界電壓，以獲得較高的驅動電流。選擇做為 N 型電晶體閘極，其金屬功函數越接 近矽的導電帶(conduction band 4.1 eV)越好，而要做為 P 型電晶體的閘極，其功函數 必須接近矽的價電帶(valence band 5.1 eV)越好[15]。圖 1-7 為一般常用金屬功函數。

除了純金屬之外，雖然其他像是金屬氧化物、金屬氮化物[16-18]、金屬合金和金屬矽 化物[19-20]等都是有可能成為金屬閘極的材料，但由於這些材料功函數會隨著成分不 同而改變，所以無法經由計算得知確切的功函數。

1.4 論文架構

本篇論文由以下章節所組成:

第一章： 簡介金氧化場效電晶體的發展及高介電常數與金屬閘極材料的選擇。

第二章： 概述並金氧半場效電晶體之操作原理，目前主要的製程技術及實驗工 具在本章節敘述。

第三章： 描述本論文使用高介電常數材料之金氧半電容器與金氧半電晶體之製 作步驟。

第四章： 量測工具與結果討論。

第五章： 本篇文章總結。

圖 1-1 摩爾定律[1]

圖 1-2 利用高介電材料能夠有效降低閘極氧化層漏電流[2]

圖 1-3 HfO₂和ZrO₂在不同溫度下的晶體排列結構[7]

圖 1-4 不同閘極氧化層材料在相同等效氧化層厚度功率消耗及閘極漏電流[13]

圖 1-5 熱門的閘極氧化層材料和與傳統材料的電容與電流之比較

圖 1-6 多晶矽閘極的空乏效應對閘極氧化層電容的影響[14]

圖 1-7 金屬功函數在矽的傳導帶和價電帶中的分佈[15]

表 1-1 國際半導體技術發展藍圖 ITRS

Manufacturable solutions exist, and are being optimized Manufacturable solutions are known

Interim solutions are known 

Manufacturable solutions are NOT known

Year in Production 2009 2010 2011 2012 2013 2014 2015

DRAM 1/2 Pitch (nm) 50 44 40 36 31 27 24

MPU/ASIC 1/2 Pitch (nm) 54 45 38 32 27 24 21

Physical Lgate for High Performance logic

(nm) 29 27 24 22 20 18 17

EOT:Equivalent Oxide Thickness (nm)

Extended planar bulk 1 0.95 0.88 0.75 0.65 0.55 0.53

UTB FD 0.7 0.68 0.6

MG 0.77

Vt,sat: Saturation Threshold Voltage (mV)

Extended Planar Bulk 285 289 294 291 295 309 302

UTB FD 221 221 220

MG 206

Jg,limit: Maximum gate leakage current density (kA/cm²)

Extended Planar Bulk 0.65 0.83 0.9 1 1.1 1.2 1.3

UTB FD 1.1 1.2 1.3

DG 1.3

Id,sat: NMOS Drive current (μA/μm)

Extended Planar Bulk 1210 1200 1190 1300 1450 1580 1680

UTB FD 1470 1520 1670

MG 1490

表 1-2 熱門的高介電材料特性[7]

Chapter 2

基礎的元件物理和製程技術 2.1 金氧半場效電晶體的基礎物理

本章節將簡單描述基本的金氧半場效電晶體的元件物理。由於金氧半場效電晶體 具有相當小的面積，單一的積體電路，能夠製造數千個元件在其上。無庸置疑，金氧 半場效電晶體是積體電路的核心。

2.1.1 金氧半場效電晶體之電容特性

金氧半場效電晶體的主體是金屬-氧化物-半導體電容，如圖2-1所示。金氧半電容 為兩端元件：一為連接到金屬層的閘極；另一個是連接到半導體基板之歐姆接觸的電 極，通常為接地。這結構因其使用的基板為P型基板，其反轉層是以電子為主，所以 我們稱為此電容為N型的金氧半電容[21]。

金氧半電容結構是金氧半場效電晶體的心臟，許多有關於元件及氧化層-半導體 的介面特性,能夠透過電容電壓特性獲得。元件的電容定義為(2-1)：

V Q

C = ∂ / ∂

^(2-1)

∂Q是電荷的改變量，為跨在電容上∂V電壓改變量的函數。P型基板的金氧半電容 在高低頻之理想電壓電容曲線[21]，如圖2-2所示。所謂高頻所對應的頻率為1 MHz，

而低頻所對應的頻率為5~100 Hz。

在金氧半電容中，有三個操作條件：聚積、空乏與反轉。平帶條件是發生在聚積 與空乏條件之間，平帶電容可以表示為(2-2)：

S D ox FB

V L C

C

+

= 1 1

(2-2)

) 2 (

1

qNa L

_D

ε sV

^th

=

_{稱為杜拜長度。}

2.1.2 金氧半場效電晶體之電壓電流特性

N型金氧半場效電晶體包含了汲極、源極和閘極，汲極和源極的電性趨向於N型 半導體，分別和P型基板型成逆向的PN二極體。閘極、汲極和源極之間與P型基板之 間隔著閘極氧化層，典型的N型金氧半場效電晶體及其電路符號如圖2-3。圖2-4為典 型n-MOSFET的電壓電流特性曲線，顯示其操作區域之關係，主要區分為截止區、線 性區和飽合區[21]。

閘極電壓(VG)小於臨界電壓(VT)，此時閘極下方的通道表面不會形成反轉層，此 時汲極電流(IDS)為零，特性曲線與X軸幾乎是相重疊，稱之為截止區。

當外加VG大於VT，藉由閘極與半導體間的電容作用，造成在矽中形成反轉的電 子層。當VG固定時，VDS增加一點點將會有電流產生，此時通道內電流IDS把通道視為 一個電阻，IDS和VDS是呈現近似線性關係，電晶體操作於線性區。

隨著V_DS持續增加，I_DS仍然處於線性區域，然而空乏層變得寬，使得反轉層的電 荷濃度在接近汲極端減少很多，V_DS使得接近汲極端的閘極電壓影響消失，此時從源 極到汲極的通道寬度變得越窄。通道濃度的減少起因通道寬度的變窄，相對地使得通 道內的導電率下降，通道電阻增加；這個過程會因V_DS持續增加，而I_DS增加量變得比 較緩和，斜率漸漸從線性趨向水平，一直增加到達VDS時，汲極端之電子濃度幾乎為 零時，通道在汲極端被夾止，此處稱為夾止區，超過夾止點後IDS基本上是維持不變，

所以又稱為飽合區。

2.1.3 氧化層的缺陷

二氧化矽的形成是矽製程中很重要的一環。一般都假設氧化層及氧化層接面的捕 捉電荷為零，但事實上氧化層中或者氧化層接面一定存在捕捉電荷，例如:可移動的 離子或者在氧化層內被捕捉的電子(電洞)，會對於元件的電氣特性有巨大的影響。Deal 在1978年定義對於氧化層缺陷的種類及型態[22]，如圖2-5。主要分為以下四種：

 可移動的游離電荷(mobile ionic charge，Qm)

 氧化層捕捉電荷(oxide trapped charge，Qot)

 氧化層固定電荷(fixed oxide charge，Qf)

 介面捕捉電荷(interface trapped charge，Qt)

圖2-6為介面缺陷對電容曲線所造成的影響，以下對於這四種捕捉電荷的特性及 形成原因分別加以描述[21]:

 可移動的游離電荷(mobile ionic charge，Q_m):

可移動的離子主要為鈉離子，不論在製程過程中或者晶片清洗的過程都容易 入鈉離子的汙染，由其人體本身就會不斷的散發出那離子，離子隨著閘極施加不 同極性的偏壓而在氧化層內上下移動，使得C-V曲線平移改變了起始電壓，造成 元件可靠度問題。

 氧化層捕捉電荷(oxide trapped charge，Qot)

主要是由於氧化層得薄膜品質不佳，因穿隧或熱電子注入造成內部有電子或 電洞的存在，從C-V曲線可以明顯看出來。假設施加偏壓從反轉區掃到累積區，

在從累積區掃到反轉區，由於電荷在氧化層內被捕捉，很明顯看出兩條C-V的平 帶電壓的差距，可利用低溫退火來消除電荷捕捉。

 氧化層固定電荷(fixed oxide charge，Qf)

氧化層固定電荷:為距離接面約2.5 nm內的氧化層中，主要因氧化過程中或者 氧化過後的退火製程，造成過多的矽離子，形成固定電荷。可提高氧化的溫度或 氧化後再進行氮氣或氬氣的退火，可以有效降低固定電荷的數量。

 介面捕捉電荷(interface trapped charge，Qt)

介面捕捉電荷的形成有許多原因，譬如矽晶圓結構本身的缺陷，接面含有金 屬離子或者介面鍵結不完全等。其接面能態會隨著施加偏壓極型的改變，造成不 同的電荷捕捉現象，使得C-V曲線扭曲。可利用低溫退火改善。

2.1.4 穿隧效應

考慮一個在2.1章所討論到的電容器，當在閘極施加一個大的偏壓，電子在氧化 層表面反轉，可能穿透過氧化層形成閘極漏電流。圖2-7描述兩種常見氧化層漏電流 的穿隧機制。

 F-N 穿隧理論

F-N穿隧就是Fowler-Nordheim Tunneling的縮寫，由Fowler和Nordheim 兩人共同 研究的，因此用他們名字的字首 來為這種傳導機制命名。當閘極氧化層厚度變薄，電 子容易從矽或閘極金屬的表面穿隧到氧化層的導電帶上，這個現象稱F-N穿隧[23]。

從量子力學的觀點，在外加高電場下，電子的能量雖然小於能障高度，但電子仍 有可能會穿過位能障而構成F-N Tunneling ，如下列公式(2-3)所示，尤其是薄膜厚度 在幾奈米以下時，穿透的機率將會大增。

)

2

exp(

ox ox

FN

E

AE B

J = −

(2-3)

在這裡A、B分別為以下常數

φ π hm

_ox

A q

8

=

3 _，

 q B m

^ox

3 2

4

²

φ

3

=

^(2-4)

h：普朗克常數， ħ：約化的普朗克常數， q：電子帶電量。

Eox：氧化層的電場，mox：電子的有效質量，φ：位能障高度。

可以利用I-V量測結果換算成電場倒數(1/E)對電流密度除以電場的平方Ln(J/E²) 的特性曲線圖後，若電場的倒數(1/E)對(LnJ/E²)呈現線性關係，來確定漏電流傳導機 制為F-N 穿隧(Fowler-Nordheim Tunneling)。

 直接穿隧

隨著元件尺寸的微縮，使得氧化層厚度(gate oxide thickness)也越做越薄，當閘極 氧化層厚度小於4nm，在一個薄氧化層的元件上，施加一個較大的閘極偏壓Vg，不論 是正電壓還是負電壓， 都容易會造成矽基板(或金屬電極)的電子直接穿隧到金屬電極 (或矽基板)的導帶，形成閘極漏電流，這個現象就稱為直接穿隧(direct tunneling)，由 直接穿隧的能帶圖看來，直接穿隧的物理現象及產生機制並不複雜，實際上直接穿隧 的物理現象相較於F-N穿隧機制的物理現象要來的複雜多，而且直接穿隧的電流密度 和外加的電壓及電場並沒有一個簡單的絕對相依關係，但仍有一個方程式 來約略表示

直接穿隧的電流密度[24]，表示方式如下(2-5)：



 









 





 − −

−

=

ox ox

ox

DT

E

B V AE

J

) ) 1

( 1 ( exp

2 3

2

φ

(2-5)

從方程式中可以了解到，直接穿隧的電流密度會隨著氧化層厚度的縮小而呈指數 的增加[25]，如圖2-8，這些直接穿隧會形成閘極漏電流，並進而提高元件的功率散 逸及降低元件的穩定性。

2.2 製造科技和實驗工具

2.2.1 無塵室

從事半導體製造的公司通常需要有雄厚的資金，其中主要原因就是需要一個乾淨 無污染的空間來製作積體電路，尤其是在黃光微影的過程，更是非常注重。假設有顆 灰塵附著在晶片或者光罩表面上，有很大的機會使得電路短路，良率降低而導致巨大 的損失。根據統計，在晶圓片上多一粒灰塵，就會使得一間晶圓製造廠的年度損失超 過 130 萬美元。接下來舉出一些製程中常見的例子，解釋灰塵微粒對元件製造可能造 成的傷害，當灰塵顆粒進入閘極氧化層中，會增加其導電特性，使得元件因為薄膜承 受不了閘極施加的電壓而鑿穿，造成損壞元件。最重要的是在黃光微影的過程中，必 須灰塵顆粒降到最少，因為這些顆粒附著到光罩上，就會使得在微影製程中,造成負 光阻上產生細孔，或者在正光阻上留下殘餘物，在後續蝕刻過程中，這些殘餘物和細 孔就會轉移到晶圓表面，引起缺陷。積體電路製作上需要經過好幾百道黃光微影等步 驟，光罩上的粒子就成了影響良率的重大關鍵。其他像是在離子佈值得過程中，灰塵 顆粒會擋住佈值離子造成不完全的接面。在金屬化的過程中，灰塵很有可能使得金屬 線斷裂，或者使線路短路，這些是灰塵可能對元件的特性造成影響[26]，如圖 2-9。

這些灰塵顆粒較大者可以利用氮氣槍來將以處理，但隨著尺寸的微縮，氮氣槍雖 然可以將較大顆粒的灰塵除去，但同時也會增加晶圓表面較微小的顆粒，所以如何將 晶片製造過程中，灰塵微粒數目降到最少，是半導體業者的一大難題。

將空間中的溫度、濕度、灰塵、氣流與風速等等控制在一定的範圍內，這空間稱 之為無塵室。無塵室分類標準是由公制和英制的組合，如圖 2-10。在十級的無塵室是 指在每立方英尺中，直徑大於 0.5 µm 的粒子數目要少於 10 顆。在一級的無塵室須達 到每立方英尺中，直徑大於 0.5 µm 的微粒數量少於 1 顆。最高級 M-1 使用的單位卻 是公制單位，每立方公尺內其直徑大於 0.5 µm 的微粒數目必須少於 10 顆[27]。

無塵室的成本龐大，業者們為了降低成本，通常只有在製程區才設計擁有最高等 級的無塵室，設備區則是較低等級的無塵室，而無塵室的氣壓永遠比非無塵室的區域 還高，避免開門時造成空氣流動而帶進微粒。同樣的不同等級的無塵室，高等級區域 的氣壓要比較低等級區域還高。

2.2.2 晶圓清洗

在積體電路製程中，晶圓的潔淨度是影響晶圓製程良率、元件品質與可靠度最重 要的原因之一，尤其是成長熱氧化物之前的清洗步驟是製程中所以清潔步驟最關鍵的 一環，因為之後所成長的閘極氧化層品質與晶圓表面潔淨度有關，最常使用的晶圓表 面清洗步驟為濕式化學法。

標準的RCA清洗步驟如圖2-11，包含了去離子水的沖洗、硫酸溶液的氧化反應、

稀釋過的氫氟酸蝕刻氧化物及SC-1和SC-2去除表面微粒、金屬或有機物。

一開始先經由去離子水沖泡，主要是去除大部份有機物，尤其是光阻，接著利用 硫酸和雙氧水產生激烈的放熱反應，使的溶液溫度上升至75~80 ^oC形成H₂SO₅，H₂SO₅ 有很強的氧化能力，能有分解氧化有機物，隨後利用稀釋氫氟酸 (HF:H₂O = 1:100) 來蝕刻硫酸溶液反應所產生的氧化層。接下來浸泡SC-1溶液去除晶圓表面的微粒，其 原理是利用雙氧水在晶圓表面形成氧化層，同時氨水會溶解氧化物。由於微 粒子是以 凡得瓦力吸附於晶圓表面，SC-1氧化及蝕刻的作用，會 拉開微粒子與矽晶圓表面的距 離，降低兩者接觸面積，進而減弱凡得瓦力，最終灰塵微粒會因吸附力不足，脫離表 面而被溶液帶走。浸泡SC-2溶液，主要是利用其高氧化能力和強酸特性，將金屬與有 機物自晶圓表面移除。強烈的氧化作用，可以使得金屬離子化溶解於酸性溶液中。在 浸泡SC-1和SC-2之間要利用稀釋後的氫氟酸，將SC-1殘留下的氧化物給去除。最後 以去離子水沖洗殘留下的氫氟酸，在利用氮氣槍或旋乾機去除表面水分。

2.2.3 加熱製程

加熱製程通常是在高溫爐管中進行，高溫爐一般是由五個系統所組成：控制系統、

製程爐管、氣體輸送、氣體排放和裝載系統，依照石英管和加熱器的位置可分為水平 式和直立式兩種。

直立式爐管是目前半導體業者較多使用的方式，因為其佔地面積小、微粒汙染較 低、能處理較大量的晶圓、均勻性也較佳、維修成本也較低。尤其爐管放置和晶圓裝 載系統垂直放置，可節省無塵室的空間，並且垂直放置所以灰塵只會掉在最上面的晶 圓上，進而使得製程良率對較於水平式高

本實驗利用水平式爐管高溫爐，如圖2-12，將晶圓放置在石英舟上，晶舟是放在 一個碳化矽所製的承載台上，將載有晶圓的晶舟慢慢推進石英爐管中，使晶圓置放於 爐管的溫度平坦區進行加熱製程，加熱反應製程結束後緩慢的拉出，以避免突然的溫 度變化而使晶圓彎曲[28]。

熱氧化法是到目前為止最常被利用來成長二氧化矽氧化層，也是目前矽成為 IC 產業之主要半導體材料的關鍵[28]，如圖 2-13。

常見的熱氧化法有兩種：乾氧化法(Dry oxidation)和濕氧化法(Wet oxidation)，其 反應式分別如下(2-6)及(2-7)：

(solid)

O

2( )gas

SiO

2(solid)

Si + →

(solid)

2H

2

O

( )gas

SiO

2(solid)

2H

2( )gas

Si + → +

(2-6) (2-7)

2.2.4 微影技術

微影技術又稱為 IC 製造的核心，在 IC 的製造上有許多地方都必須使用微影技術，

例如離子佈植的區域，金屬線的接觸點等。微影技術是將設計好的圖案從光罩或者倍 縮光罩上轉印到晶圓表面的光阻上時所用的技術。

 曝光工具

傳統的曝光工具為接觸式曝光機，光罩與晶圓上的光阻直接接觸，紫外光直接從 光罩上的透明區域穿過而將光阻曝光，這種方式解析度良好但表面容易產生微粒，使 得元件良率降低，光罩壽命也比較短。為了增加良率，工程師採用另一種方式曝光，

稱之為鄰接式，將光罩放置距離光阻約10~20 µm的地方，這種方式光罩壽命就比接 觸式長很多，不過由於光罩跟晶圓有段距離，解析度相較接觸式來的差。為了提昇解 析度又同時可以減少微粒的汙染，投影式曝光系統就被發展出來，在光源跟光罩中間 放置透鏡，減少光的散射，改善解析度[29-30]。

近年來科技發展迅速，元件尺寸不斷的微縮，步進機已經慢慢取代了投影式的曝 光系統，步進機的光罩上的圖案比 例比所要轉移的圖案大，透過曝光系統能夠將光罩 上的圖案縮小，曝光在某一個區域，但由於每次曝光只能在晶圓上的一小部分區域，

使得元件的良率及解析度相對較高，缺點是需要重複曝光製程所需的時間比較久。

 光罩

光罩的製作流程如圖 2-14，光罩所使用材質一般是石英片或玻璃，接著鍍上一層 鉻金屬當作阻擋層，隨後旋塗上正光阻，利用電子束或雷射雕刻圖形，經過顯影蝕刻 步驟，最後利用丙酮將光阻去除，完成了光罩的製作。

光罩是積體電路製造中最重要的一環，光罩任何缺陷都會被投射到晶圓表面，即 使是很小的缺陷都會影響晶片的良率。為了避免這個情形，半導體業者改用搭配步進 機的倍縮光罩來進行微影製程，即使倍縮光罩上有一些微粒，光罩步進機都可以大大 減少這些微粒在晶圓上產生缺陷的機會[31]。

 光阻

光阻是一種感光材料，用來暫時塗佈在晶圓片上，只對紫外線感光，由於光阻不 會對黃光感光，所以半導體工廠都使用黃光來照明微影技術區域，所以又稱為黃光區、

光學區。光阻有兩種：正光阻和負光阻。

正光阻主要成分為樹指，在曝光之前已經是交連狀聚合體，經過曝光後，曝光區

域的交連狀聚合體會因為光溶解化作用產上反應的光化學反應而斷裂軟化，然後在被 顯影劑所溶解，留下未曝光的區域。半導體工廠目前都使用正光阻，因正光阻不會吸 收顯影劑，能夠達到較高的解析度，所產生的圖像與光罩圖案相同，但由於正光阻附 著力較差，須經過 HMDS 來增加其附著力。

負光阻主要成分為橡膠，曝光部分會因為光化學反應而變成交連狀聚合物極高分 子化，並且在顯影後變硬而保留在晶圓的表面上，未曝光的區域則會被顯影劑所溶解，

雖然負光阻會吸收顯影劑，造成光阻膨脹效應，扭曲圖案，解析度變差，但半導體業 者直到 3 µm 製程前還是使用負光阻，主要是負光阻附著力較佳且價格便宜。

 圖案轉移步驟

將晶圓經過清洗後，放置在 120 ^oC 的熱平板上做預烤的動作，主要是為了去除 晶 圓 表 面 的 濕 氣 ， 增 加 附 著 力 避 免 光 阻 圖 案 化 失 敗 ， 接 著 將 晶 圓 放 置 HMDS(hexa-methylene-di-siloxane)烤箱內，是為了改善光阻和晶圓間的附著力，使得 親水性的表面能夠均勻的塗上光阻。 接著將晶圓放置在真空吸盤上，在晶圓中心點 滴上 2-3 cc 的液態光阻，晶圓加速旋轉到固定的轉速，轉速通常為 1000-10,000 轉，

這時間持續約 30 秒，所形成的光阻厚度約 0.5 µm~1 µm，光阻的附著力跟厚度有很 大的關聯性。

經過旋鍍光阻的步驟後，將晶圓放置在 90 ^oC 的熱平板上做軟烤的動作，這步驟 是要移除光阻上的溶劑，增加光阻和晶圓的附著力，接著將晶圓及光罩在光學曝光系 統下對準，使用紫外光來對光阻做曝光的動作。曝光後的晶圓經過顯定影後，將晶圓 放置在 120 ^oC 的熱平板上做硬烤的動作，主要是增加顯定影後留下來的光阻圖案跟 晶圓的附著力。接著就是將晶圓浸泡在蝕刻溶液中，這溶液不會侵蝕光阻，而是把未 受到光阻保護的區域給蝕刻掉，最後浸泡丙銅將光阻去除，得到我們想要的圖形。

2.2.5 濕式蝕刻

最早的蝕刻技術是利用薄膜和特定溶液會產生化學反應來去除未被光阻覆蓋的 部份，這種蝕刻方式稱為濕式蝕刻。由於化學反應本身不具方向性，因此濕式蝕刻過 程為等向性，所以要利用濕式蝕刻來處理一個圖形尺寸小於3 µm的圖案是不可能的，

但對於3 µm以上的線寬，濕式蝕刻仍然為一可選擇採用的技術。

濕式蝕刻之所以在電子元件製作過程中被廣泛的採用乃由於許多優點，像是低成 本、高可靠性、高產能及優越的蝕刻選擇比。但是濕式蝕刻仍有以下的缺點：(1)需 花費較高成本的反應溶液及去離子水；(2)化學藥品處理時人員所遭遇的安全問題；(3) 光阻附著性問題；(4)氣泡形成使得化學蝕刻液無法完全與晶圓表面接觸所造成的不 完全及不均勻的蝕刻；(5)廢氣及潛在的爆炸性。

濕式蝕刻過程如圖2-15可分為三個步驟：(1)化學蝕刻液擴散至待蝕刻材料之表面 (2)蝕刻液與待蝕刻材料發生化學反應；(3)反應後之產物從蝕刻材料之表面擴散至溶 液中，並隨溶液排出。三個步驟中進行最慢者為速率即為整個反應速率，反應速率通 常可由改變溶液濃度及溫度予以控制[28]。

 矽蝕刻

在半導體製程中，單晶矽與複晶矽的蝕刻通常利用硝酸(HNO3)與氫氟酸(HF)的混 合液來進行[32]。此反應是利用硝酸將矽表面氧化成二氧化矽(2-8):

O 2H SiF H 6HF

SiO

₂

+ →

_{2 6}

+

₂ (2-8)

利用氫氟酸將經過硝酸反應後所形成的二氧化矽溶解去除(2-9):

2 2

2

3

SiO 2H O 4NO

4HNO

Si + → + +

(2-9)

在某些應用中，常利用蝕刻溶液對於不同矽晶面的不同蝕刻速率加以進行。例如 使用氫氧化鉀與異丙醇的混合溶液進行矽的蝕刻[33]。這種溶液對矽的(100)面的蝕刻 速率較(111)高出約100倍左右，因此在(100)平面方向的晶圓上，蝕刻後輪廓將形成V 型的溝渠[34]。

 二氧化矽蝕刻

在元件製作應用中，二氧化矽的濕式蝕刻通常採用氫氟酸溶液加以進行。因二氧 化矽可與室溫的氫氟酸溶液進行反應，但卻不會蝕刻矽基材及複晶矽。但由於氫氟酸 對二氧化矽的蝕刻速率相當高，在製程上很難控制，因此在實際應用上都是使用稀釋

後的氫氟酸溶液，或是添加氟化銨(NH₄F)作為緩衝劑的混合液，來進行二氧化矽的蝕 刻。氟化銨(NH₄F)的加入可避免氟化物離子的消耗，以保持穩定的蝕刻速率，而無添 加緩衝劑氫氟酸蝕刻溶液常造成光阻的剝離。典型的二氧化矽蝕刻液(BOE: Buffer Oxide Etcher)對於高溫成長氧化層的蝕刻速率約100 nm/ min。

 鋁蝕刻

鋁或鋁合金的濕式蝕刻主要是利用加熱的磷酸、硝酸、醋酸及水的混合溶液加以 進行。典型的比例為73%的磷酸、4%的硝酸、3%的醋酸及19.5%的水。而一般加熱的 溫度約在45 °C左右，溫度越高蝕刻速率越快，一般而言蝕刻速率約為3000 nm/ min，

而溶液的組成比例、不同的溫度及蝕刻過程中攪拌與否都會影響到蝕刻的速率。

蝕刻反應的機制是藉由硝酸(HNO3)將鋁氧化成為氧化鋁(Al2O3)，接著再利用磷酸 (H₃PO₄)將氧化鋁予以溶解去除，如此反覆進行以達蝕刻的效果。在濕式蝕刻鋁的同 時會有氫氣泡的產生，這些氣泡會附著在鋁的表面，局部地抑制蝕刻的進行，造成蝕 刻的不均勻性，可在蝕刻過程中給於攪動或添加催化劑降低介面張力以避免問題產 生。

2.2.6 離子佈值

離子佈植是將帶電的離子，給以高電場加速引入半導體中，改變半導體的導電特 性，佈植能量介於1 keV到1 MeV，離子分布的平均深度範圍由10 nm到10 µm。在離 子入射進入靶材中，會與其中之原子產生碰撞而喪失能 量，直到停止在某一深度為止， 離子主要是利用燈絲加熱分解氣體(如BF3或AsH)解離出硼離子或者砷離子，接著施 加電壓約40 kV使得離子移動到質譜分析器，加以過濾，只讓特定的離子通過，進入 加速管，進入加速管內的離子經加速腔體的電壓加速至所需的能量之後，便沿著射束 傳輸線傳送至靶室，並藉由聚焦與掃描系統將離子束植入於靶材上[35]，其組成結構 如圖2-16。離子佈植製程提供了較好的摻雜控制，因為擴散製程中擴散物的濃度和接 面深度無法被獨立控制。離子佈植可以由離子束的電流和佈植的時間來控制濃度，接 面深度可以由離子的能量來控制。

2.2.7 退火

退火(Anneal)的原理是利用熱能(Thermal Energy)，將物體材料的缺陷消除，並活 化離子佈值的摻雜[28]，以及恢復遭損毀矽結晶，如圖2-17。一般的回火過程，大致 上可以依照溫度高低而區分以下三個階段：

復原:當物體進行退火的溫度較低時，因為熱能所提供的能量僅足以讓所含有的 缺陷(如:離子分佈不均、差排)，進行重整分佈以達到較穩定的狀態，但無法對晶粒 的結構產生任何的變化。

再結晶:如果退火的溫度調高，使得物體內的缺陷得以因原子結構的重新排列而 降低，進而產生無差排(Dislocation Free)缺陷的晶粒時，其內應力將因差排及缺陷密 度的降低而急劇的下降。

晶粒成長：假如進行退火的溫度高於再結晶階段，所形成的晶粒就有足夠的能量 克服晶粒的表面能(Surface Energy)時，這時較大晶粒便開始消耗較小的晶粒，而後在 此過程中不斷的成長、壯大，物體的內應力將進一步的降低。

退火製程的快慢，完全取決於進行退火時所使用的溫度，溫度愈高，物體進行退 火所需要的時間也就愈短。整個退火製程的目的，主要是要消除物體內應力或其他外 來因素所導致的缺陷，使物體的結構得以重整。

傳統的離子佈值退火是利用類似熱成長系統的方式。這種方式需要比較長時間和 高溫去解決離子佈值造成的缺陷，但這樣的退火可能會造成摻雜物的擴散，這是在隨 著尺寸微縮下的電晶體所不能容許的。先進的半導體工廠通常快速退火爐來進行離子 佈值後的退火處理，因快速退火爐能夠在幾百秒內使得晶圓完成退火的動作，能夠省 下大量的時間並且能準確的控制晶圓的溫度和晶圓內部的溫度均勻性，造成摻雜物極 少量的擴散。表2-1為傳統退火方式和高速退火之比較。

2.2.8 氧化層沉積

 物理氣相沉積

物理氣相沉積(PVD):是指藉由加熱或者濺射等步驟將固態材料氣化，使蒸氣在 基板表面凝結形成固態薄膜，許多金屬和金屬化合物像是鋁、鈦、氮化鈦等都常利用 PVD 來沉積。物理氣相沉積主要可以分為三種: 電阻加熱蒸鍍法、電子鎗蒸鍍法和 濺鍍法。

電阻加熱蒸鍍法：鋁的熔點(攝氏 600 ^oC)和沸點(攝氏 2519 ^oC)都相當低，所以 鋁很容易在低壓下就氣態化。在 IC 製程中，熱蒸鍍機廣泛被用來沉積鋁薄膜，以形 成閘極和金屬線。圖 2-18 熱蒸鍍系統示意圖。此製程必須要在高真空的環境下進行，

大約是 10^-6托，以降低水氣和氧氣的含量，避免氧氣與鋁反應產生電阻率較高的氧化 鋁。其原理為將大量電流流過金屬靶材使時加熱，當金屬靶材達到其熔點時開始氣化，

其蒸氣接觸到晶圓表面時會再度凝結在晶圓表面形成薄膜[36]。

電子鎗蒸鍍法：因電阻加熱蒸鍍法會因燈絲加熱會釋放鈉，造成薄膜汙染與階梯 覆蓋性不佳，為了解決問題，電子鎗加熱就被發展來氣化金屬，圖 2-19 說明了典型 的電子鎗蒸鍍系統。電子束射入到坩堝的金屬上，並將金屬加熱到氣化的溫度，除了 靶材外其他外圍的並不會熔化，這樣可以避免來自外界的汙染。電子鎗蒸鍍優點是可 以同時蒸鍍不同金屬沉積其合金，缺點是無法達到濺鍍沉積的效果，且電子撞擊金屬 靶材所產生的Ｘ光輻射也會造成元件的損傷[36]。

濺鍍法:是利用在真空中通入氬氣，在適當的壓力下氬氣受到電場影響，腔體內 的自由電子撞擊氬分子，造成氬氣解離產生二次電子與氬離子，離子受到靶材負電位 的影響，加速撞擊靶材，將靶材上的金屬撞擊出，沉積在基板上。主要優點為大尺寸 時厚度控制較佳，整體製造成本較低，缺點是設備較為昂貴，跟換靶材不易，階梯覆 蓋率較差。



化學氣相沉積

化學氣相沉積是利用熱能、電漿、或者紫外光等形式的能源，讓氣體在固體表面 上發生化學反應，形成穩定的固態薄膜。CVD 是積體電路製程中常見的製作方式，

依照工作的壓力和能源形式可分下列三種：常壓化學氣相 沈積(APCVD)、電漿增強式 化學氣相沈積(PECVD)、和低壓化學氣相沈積(LPCVD)。

常壓化學氣相沈積(APCVD)：在氣壓接近常壓下進行CVD反應的一種沈積方式，

此方法沈積速度極快，每 min成長約為600-1000 nm。APCVD的操作壓力接近一大氣 壓，氣壓分子間的碰撞頻 率很高，容易發生氣相反應，產生微粒。在工業界的應用上，

APCVD的使用大都集中在對微粒的忍受能力較大的製程上，如鈍化層。

電漿增強式化學氣相沈積(PECVD):其操作壓力在1到10 torr之間。如其名是由電 漿產生的自由基使得反應速率快速增加，所以PECVD可以在相對低溫時達到高的沉 積速率。PECVD另一個優點是沉積薄膜的應力可以由射頻的功率來控制，對沉積速 率不會是主要的影響，其主要應用在氧化物和氮化物薄膜沉積上。

低壓化學氣相沈積(LPCVD):其操作壓力在0.1至4 torr的壓力下，沉積製程主要 是由晶圓的溫度所控制，與氣體的流量較無關係。其缺點是通常在高溫下操作，因此 不能用在金屬層間的氧化層沉積，避免導致金屬擴散進入氧化層。優點在於晶圓可以 在非常小的間距下被垂直裝載，和APCVD相比LPCVD可以減少晶圓製作成本提升生 產率。主要用在沉積氧化物、氮化物以及多晶矽上[37]。

2.2.9 金屬化

 鋁金屬化

鋁和鋁合金被廣泛利用在積體電路上，因為鋁和鋁合金有較低的電阻係數約在 2.7 μΩ-cm 到 3.5 μΩ-cm。鋁的薄膜可以由物理氣相沉積和化學氣相沉積來製作。在 業界比較常利用物理氣相沉積來製作鋁薄膜，因所製作出來的薄膜品質比較好，電阻 率也比較低。

近年來銅被認為可以取代積體電路中的鋁，因銅的電阻率相較於鋁合金來的低，

有較好的可靠度。而在 IC 晶片中利用銅當作金屬線可以減少電力的損耗並提高 IC 的 速度。但是銅與二氧化矽的附著能力極差，蝕刻困難和銅擴散使元件失效等問題，阻 礙了銅在 IC 晶片製造上的應用。

圖 2-1 N-型金氧半電容結構[21]

圖 2-2 高頻和低頻下量測到的 n 型金氧半電容[21]

圖 2-3 N 型金氧半場效電晶體剖面圖及電路符號[21]

圖 2-4 N 型金氧半場效電晶體電壓電流特性曲線[21]

圖 2-5 氧化層介面缺陷的種類及型態[21]

圖 2-6 氧化層介面缺陷在高頻電容量測可能出現的非理想現象[21]

圖 2-7 漏電機制(a) F-N 穿隧(b)直接穿隧[23-24]

圖 2-8 多晶矽閘極電晶體之穿隧電流曲線[25]

圖 2-9 光罩粒子汙染在微影製程中所造成的影響[26]

圖 2-10 不同等級的無塵室裡每立方英尺空氣中的微粒尺寸及數量[27]

去離子水沖洗 5 min 去除有機物特別是光阻

 硫酸+雙氧水

比例:3:1

120°C~150°C 10 min

分解氧化有機物



去離子水沖洗 5 min

 氫氟酸+水

比例:1:100 1 min 去除化學氧化層



去離子水沖洗 5 min



氨水+雙氧水+水 (SC-1)比例:1:4:20

75°C~85°C 10 min

去除有機、金屬、氧化物



去離子水沖洗 5 min



鹽酸+雙氧水+水 (SC-2)比例:1:1:6

75°C~85°C 10 min

去除鹼金族離子



去離子水沖洗 5 min

 氫氟酸+水

比例:1:100 1 min 去除化學氧化層



去離子水沖洗 5 min

圖 2-11 標準的 RCA 清洗步驟

2-12 電阻加熱之高溫爐管示意圖[28]

圖 2-13 利用熱氧化方式成長緩衝層[28]

圖 2-14 光罩的製作流程[31]

圖 2-15 濕式蝕刻反應機制[28]

圖 2-16 離子佈值機原理[35]

圖 2-17 高溫退火能夠活化 90%劑量的硼跟磷[28]

圖 2-18 熱阻絲蒸鍍系統示意圖[36]

圖 2-19 電子鎗蒸鍍系統示意圖[36]

(a) (b)

圖 2-20 化學氣相沉積示意圖(a)熱壁式低壓沉積(b)平形板電漿輔助沉積[37]

表 2-1 技術比較

比較 傳統的退火方式 快速熱退火

晶片數目 多 少

加熱速度 慢 快

所需時間 長 短

溫度控制 爐管 晶片

加熱造成的缺陷 高 低

粒子汙染 高 低

均勻性與可靠度 高 低

產量 高 低

Chapter 3

金氧半電容及高介電常數電晶體製作流程

3.1 金氧半電容之製作

圖3-1到3-8為金氧半電容之製作流程，本實驗使用p型四吋晶圓，晶格方向(100)，

阻值為15~20 Ω-cm的晶圓，來做為基板材料，經過標準的RCA清洗步驟後，使用雙 電子槍蒸鍍系統在真空值為(5×10^-3 Torr)室溫下沉積高介電常數薄膜。在高溫退火後 形成高介電薄膜沉積。HfZrO₂薄膜形成是在溫度400 °C、500 °C通入氧氣和氮氣退火 5 min，接著利用熱阻絲蒸鍍系統鍍上鋁電極，利用雙電子鎗蒸鍍系統沉積鈦閘極。

最後經過一系列曝光顯影蝕刻等過程，完成金氧半電容的製作。電容電壓和電壓電流 的量測是利用高頻量測機台HP 4284和HP 4156。而所有的曲線是利用 Origin 繪圖軟 體繪製而成。

3.2 高介電常數之N型金氧半場效電晶體製作

圖3-9到3-31為利用(HfO2/ZrO2)雙層高氧化質薄膜製作P型金氧半場效電晶體的 製作流程圖，我們有兩種不同的製作方法(圖3-28到圖3-31)。本實驗使用P型的四吋晶 圓，晶格方向為(100)，阻值為15~20 Ω-cm的晶圓，當作我們的實驗的基板。經過標 準的RCA清洗步驟，利用氧化擴散系統在矽基板上成長500 nm 的二氧化矽，我們利 用第一道光罩定義出源極和汲極的區域並且使用離子佈值機在25 keV下植入劑量

-2 15cm

5×10 摻雜(P型機板摻雜磷離子)，接著將晶圓放在900 °C 30 min的氮氣下活化摻 雜。第二道光罩是用來移除閘極上面的場氧化層，接著在經過RCA清洗，以確保接下 來高介電常數薄膜和矽基板有良好的接面特性。接著使用雙電子槍蒸鍍系統在真空值 為(5×10^-3 Torr)室溫下沉鍍上5 nm的高介電常數薄膜。接著在溫度400 °C、500 °C通入 氧氣和氮氣退火5 min。接著利用熱蒸鍍系統鍍上3000 nm的閘極金屬，最後利用蝕刻 定義出閘極來完成整個元件。將元件放置在400 °C氮氣下來改善接面獲得更良好的元 件特性。所建構的元件尺寸寬長比是10 μm/100 μm。電容電壓曲線和電流電壓曲線的 量測是利用HP 4284(圖3-32)和HP 4156C (圖3-33)。

金氧半電容片製作流程

圖 3-1 RCA 清理晶圓表面

圖 3-2 利用雙電子槍蒸鍍系統鍍上雙層的介面層

圖 3-3 將晶圓放置在 500 °C 10 min 的氮氣下退火形成 HfZrO₂薄膜

圖 3-4 利用熱阻絲蒸鍍系統鍍上電極鋁(500nm)

圖 3-5 塗佈光阻和曝光

圖 3-6 顯定影

圖 3-7 利用鋁蝕刻溶液蝕刻鋁金屬

圖 3-8 利用丙酮將光阻去除

不同電極製作方式

圖 3-9 貼上金屬光罩利用雙電子鎗蒸鍍系統沉積鈦電極(50nm)

圖 3-10 移除金屬光罩

金氧半場效電晶體製作流程

圖 3-11 P 型矽基板經過 RCA 清洗

圖 3-12 利用爐管加熱製程成長場氧化層(500 nm)

圖 3-13 塗佈光阻並利用第一道光罩曝光定義源極、汲極區域

3-14 利用 FHD-5 進行顯影並硬烤 3 min

圖 3-15 浸泡 BOE 來蝕刻 SiO₂

圖 3-16 利用丙酮將光阻去除接著送離子佈值 S/D，經 900 ^oC 20 min 氮氣活化摻雜

圖 3-17 塗佈光阻並利用第二道光罩曝光移除閘極氧化層

圖 3-18 利用 FHD-5 進行顯影並硬烤 3 min

圖 3-19 利用 BOE 蝕刻閘極上的氧化層並用丙酮將光阻去除

圖 3-20 利用雙電子鎗蒸鍍系統沉積 HfZrO₂閘極氧化層

圖 3-21 經過 500 °C 氮氣及氧氣退火

圖 3-22 塗佈光阻並利用第三道光罩曝光定義通道區域

圖 3-23 利用 FHD-5 進行顯影並硬烤 3 min

圖 3-24 利用 BOE 將 S/D 上的高介電材料層去除