2010 University/College IC Design Contest Full
Custom Category for Undergraduates
1. 題目概敘
Pulse swallower 線路對輸入波形截除一定的脈波寬度，用來達成消除突波雜 訊的目的。脈波輸入 pulse swallower 後的處理如圖 1，小於消除寬度 25ns 的脈 波將被消除，連帶寬的脈波也會被消除 25ns。
圖 1 Pulse swallower 輸入輸出波形
參賽者需使用題目提供的線路圖及 netlist，調整指定的晶體尺寸及設定電 容，必要時修改題目電路，以設計一個在製程/電壓/溫度
(process/voltage/temperature, PVT)變動下，脈波寬度消除盡可能維持在 25ns 的 pulse swallower 電路區塊。
電路區塊對外的連接如圖 2 所示，具有 OUT、IN、VDD、GND 共四個端 點，參賽者需使用附屬的電路設計電路，完成佈局，執行完整的 full custom 設計 流程，並以文字說明設計結果。電路受 PVT 影響小，且佈局規格和消耗功率都 維持在合理範圍內的參賽組，將獲得較佳的成績。
圖 2 pulse swallower 區塊示意圖
2. 原理與競賽電路解說
圖 3 架構
圖 3 的 block diagram 為 pulse swallower 的基本架構。輸入訊號分為無延遲 及有延遲兩路，再經由 AND 運算後輸出。Delay 區塊延遲的時間Δt，即是 pulse swallower 消除脈波的寬度。圖 4 顯示兩路訊號經過 AND 後的輸出，注意 AND 運算後能修正 delay 路徑波形下降緣的延遲。
圖 4 non-delay/delay 訊號經過 AND 運算的結果
Delay 路徑本身使用能對上升緣選擇性延遲的 edge-delay circuit，如圖 4 的 delay 波形，上升緣出現Δt，而下降緣則有少許的 delay。圖 5 為題目電路。圖 中的圓形虛線框是請參賽者調整的元件。電容請先以 3u/3u 的 MOSFET 電容為 基本單位調整；電流源 (MPL)方面，請先固定 width=3u，調整 length。在附屬的 netlist 中，3u/3u MOSFET 電容的數量為參數”PN”，電流源 length 的參數為”PL”，
請直接調整參數。
圖 5 Pulse swallower 參考電路
圖 6 延遲的細部動作
圖 6 為參考電路的 edge delay 線路部分的細部動作說明圖。動作如下：
z 當輸入端 D_in1 的電壓由 VDD 轉為 0V 時，圖中負責 delay 設定的電容 C 快速的經由 MP1 被充電至 VDD，這是 delay 路徑對於輸入波形下降緣的反 應。
z 當 D_in1 由 0V 轉為 VDD 時，電容透過 MN1、MNI2，以 Idis=Ibias 的電流 定速放電，Vcap 端點的電壓與輸入出波形/時間關係如圖 6 右側。當 Vcap 電壓下降到 inverter(MP2/MN2)的轉態電壓後，MNS 被 inverter 驅動開啟，
快速的將 Vcap 電壓下拉至 0V，使定電流放電的效果不至於影響到 MP2/MN2 這個 inverter 轉態後。
由於使用定電流放電，Δt 可以估算為 Cap*(Vdd-Vth)/Idis，這也是 Tpw 參 數的數值。
3. 設計目標
完成 full custom 流程為第一要務，再務求規格符合下表要求。其中的脈波寬 度消除特性是本次競賽電性方面的評分重點。設計的電路在規格內將可以取得較 高分，而超出規格的情況，成績會受較大影響。
3.1.
操作環境參數 Units Min. Typical Max.
Power supply V 1.62 1.8 1.98 Temperature range ℃ 0 27 85
電路的驗證，需要驗證電壓 1.62/1.8/1.98，及溫度 0/27/85，再加上 corner TT/SS/FF/SF/FS，總共有 45 種組合，稍後以”all PVT”代表。這些組合驗證，可 以使用競賽試題附屬的 pstb 及 pstbapvt 檔案，在短時間內即得到模擬結果。
3.2.
電性規格要求輸入輸出特性
Symbol Descriptions conditions 要求範圍 備註 Tpw Pulse width，消除的
脈波寬度規格。
TT/1.8V/27C 25±0.5ns 主要評分項 目，越接近 25n
越好 ΔTpw PVT 變動下的 Tpw 最大
最小差距。
All PVT conditions
< 10ns 主要評分項 目，最大最小差
距越小越好 Pd 0~250ns 間，平均消耗
功率
All PVT conditions
<0.5mW
Tr Rising time，輸出波 形的上升時間。
All PVT conditions
< 1ns
Tf Falling time，輸出波 形的下降時間
All PVT conditions
< 1ns
Td 輸入與輸出波形的下 降緣延遲時間，波形比
較點為 1/2 VDD
All PVT conditions
< 3ns
輸出負載 Cl 輸出負載，電路輸出端所
面對的元件特性。
0.02pf 非評分項 目
Tpw 對 PVT 有較少的變動，為參賽者需要努力的目標。其他波形上的規格，
使用題目附屬電路，正常工作狀況下，即可達成。
4. 設計提示
1. 確認 test bench 可順利執行。修改附檔 ps.src.net 中之 L/N 參數數值，並以波 形軟體觀察波形變化，將 27℃/TT/1.8V 的操作條件下之 Tpw 調整至 25ns。
2. All PVT test bench 的輸出結果較多，建議整理輸出檔案或抄寫下來再分析。
3. 思考在何種情況下 Tpw 會偏離 25ns 甚遠？電流源的 L 與電容的 N 要如何調 整可以獲得較佳性能？
4. 若要達到更佳的結果，線路要作何修改？
***注意！full custom 競賽第一要務是完成整個設計流程。若要修改題目電路以 達到更佳成績，請注意時間上的風險。建議先以調整題目電路完成 full custom 程序，再思考如何在風險最小的情況下，修改電路獲取較高性能。
5. 繳交檔案
參賽者需繳交的檔案共有五個，如下表
檔名 用途 備註
ps.gds Pulse swallower 主電路之 Layout file I ps.src.net Pulse swallower 主電路之 Netlist II ps.drc DRC Report file，請將 calibre 輸出檔輸出改為這個名字 ps.lvs LVS Report file，請將 calibre 輸出檔輸出改為這個名字
ps.txt 結果說明檔 III
I. Layout
除了競賽文件註明，可以允許的錯誤外，無任何 DRC/LVS issue 的 Layout file(GDSII format)。檔案名稱務必取名為”ps.gds”(小寫)，Topcell Name 務必取 名”ps”(小寫)，Port Name 務必命名為 VDD, GND, IN, OUT(大小寫皆可)。
II. Netlist
參考 Netlist 檔案已由題目附上，參賽者修改時請勿破壞 top sub-circuit 的包 裝格式。
.subckt ps OUT IN VDD GND Mxx ...
Mxxx ………….
……….
… .ends
ps.src.net 除了 subckt 外及開頭為”*”的註解外，不可包含其他會影響模擬及 LVS 的文字或模擬敘述。此 ps.src.net 需能與 ps.gds 無調整下直接以 calibre 進行 LVS 驗證。
III. 結果說明檔
請參賽者以文字說明以下內容；
1. 最大的 Tpw 與最小的 Tpw 各落在何種製程變異/電壓/溫度之下？
2. 說明手算結果是否與 TT/27℃/1.8V 的模擬結果相同？若不相同，請嘗試說明 兩者間差距的原因。
3. PVT 變動之下，要如何調整或修改才能獲得較少的 Tpw 飄移？為了獲取較高 性能，你會對電路做何種調整或修改？
評分用的 RC Parameter Extraction 手續，由評分時進行，參賽者不需附上 PEX 的結果檔案。參賽者的 layout/netlist 需能在 Calibre 操作介面上不加上任何
option 下(例如指定 global net）
，以 calibre 進行 DRC/LVS 驗證。評分時，Calibre PEX 僅抽取 Capacitor(“C+CC”設定)。佈局長寬比例格式、
netlist 格式等等要求，請依照題目要求繳交。格式不合的情況，同樣會影響成績。
6. 模擬設定與量測指令
以下列出評分時所使用的各項模擬參數、電壓源、訊號源設定以及量測指 令，供參賽者參考使用。所有的內容皆可在附檔 test bench “pstb.sp”內容找到。
z 保留參數
下表為附檔”pstb”中所使用的 parameter，請勿使用。
parameter 名稱 用途
PVDD 設定供應電壓使用
P2WIDTH 設定測試用脈波寬度使用
z 模擬精度相關參數
.option method=gear accurate=1
Spice code 的 option 區段，需要加入這些指令，才可較正確的觀察電流。評 分時的設定以此為主。
z 電源供應描述
VDD VDD 0 PVDD z 輸入訊號源描述
VS1 IN 0 DC 0 PWL 0 0 9.5n 0 10.5n PVDD 59.5n PVDD 60.5n 0 79.5n 0 80.5n +PVDD '79.5n+P2WIDTH' PVDD '80.5n+P2WIDTH' 0 '84.5n+P2WIDTH' 0
+'85.5n+P2WIDTH' PVDD '89.5n+P2WIDTH' PVDD '90.5n+P2WIDTH' 0 169.5n 0 170.5n
+PVDD 229.5n PVDD 230.5n 0
VS1 用來產生可變寬度的輸入脈波。VS1 除了前後 50ns 及 60n 的固定脈波 外，中間有供測試用的可變脈波。參數 P2WIDTH 設定可變脈波的脈波寬度。此 標準測試脈波圖形如圖 6。
圖 7 測試輸入波形 z 溫度
.temp 27 z Tpw 量測
.MEASURE TRAN Tpw1 WHEN V(out)=’0.5*PVDD’ FROM=70ns TO=168n RISE=1 .MEASURE TRAN Tpw2 WHEN V(out)=’0.5*PVDD’ FROM=70ns TO=168n FALL=1
.MEASURE TRAN Tpw PARAM='P2WIDTH - Tpw2 + Tpw1'
使用三行 measure 指令組合，量測圖 7 可變脈波寬度輸入訊號，在輸出端剩 餘的脈波寬度，再與參數 P2WIDTH 相減，得到 Tpw。Measurement 指令在波形 上的取樣點可參考圖 8。
圖 8 波形寬度量測示意
z Pd 量測
.MEASURE TRAN Pd RMS PAR(‘I(VDD)*PVDD’)
使用 RMS 的方式，紀錄全段模擬時間 0~250ns 的平均功率。
7. 評分排名原則
本競賽需要參賽者完成完整 full custom 流程，電特性的評分以 post layout simulation result 進行。成績上以越接近設計目標者為優，設計結果與目標以”誤 差指數”呈現。誤差指數意味著較佳的設計會取得一個較小的誤差指數，數值越 小代表排名越佳。
說明文件主要供評審委員決定爭議性排名用。
z 評分項目與誤差指數計算方式
項目 說明 數據取得之條件 誤差指數計算
Tpw 消除的脈波寬度 Corner:TT VDD=1.8V、溫度= 27
℃，測試脈波寬度 28ns
(|25n-Tpw|*2e9)^10
ΔTpw 消除寬度的變 動，最大值與最 小值差距。
All PVT，Tpw 之最大最小值差 距。測試脈波 60ns
(ΔTpw*1e8)^2.5
Pd 最差之功率消耗 All PVT，最大值 (Pd*2e3)^3 Tr 最差之上升時間
(0.1->0.9VDD)
All PVT，最大值，觀察在於 150ns~210ns 的脈波處理結果
大於 1ns 時，誤差 指數 5 點
Tf 最差之下降時間 (0.9->0.1VDD)
All PVT，最大值，觀察在於 150ns~210ns 的脈波處理結果
大於 1ns 時，誤差 指數 5 點
Td In/out 脈波下降 緣，1/2VDD 處時 間差。
All PVT，最大值，觀察在於 150ns~210ns 的脈波處理結果
大於 3ns 時，誤差 指數 5 點
Nf 繳交檔案未依格 依照需人工修改的幅度 誤差指數 2~5 點
式。
La Layout 長寬比例 要求。
以 laker 的 gdsIn 程式分析，取得 佈局長/寬。
長邊比短邊在 7:3 以內。超過比例，
誤差指數 5 點。
8. 附屬檔案及 Test Bench
本試題所附屬的 Test bench 及 netlist 位於 /usr/cad/icc2010/ufc/pstb.tar
附屬檔案與 Test Bench 檔案
Test bench 總共有以下檔案。執行時需要多個檔案，使用時務必注意執行狀 況是及是否有錯誤訊息出現。
檔名 說明
pstb.sp test bench spice netlist
pstb test bench 執行用 script(需配合 pstb.sp, sed 及 HSPICE) ps.src.net 圖 5 之 netlist，請參賽者以此電路為基礎調整指定參數。
pstbapvt 執行所有 PVT 組合用的 script Pstbapvt.sp All PVT test bench spice netlist Script 使用格式如下
pstb PULSEWIDTH POWERSUPPLY TEMPRATURE PROCESSCORNER
參數名稱 說明 輸入例
PULSEWIDTH 測試用脈波寬度時間設定，注意單位。
輸出”failure”時，代表波形已經被完全 消除，無法以數字呈現。若要使用 Tpw 量測功能，請將此數值設定加大。
24.5n、23n
POWERSUPPLY 供應電壓 1.8、2.0
TEMPRATURE 溫度設定 27、85
PROCESSCORNER 製程 corner 設定 TT、FS
Test Bench 使用
將題目所附的所有檔案，以及 netlist 檔 ps.src.net，model file 『cic18.l』放 置在同一目錄，該目錄必須可以執行 hspice 指令，以及 sed 指令。鍵入『chmod 755 pstb』，將 script 檔”pstb”修改為可執行，即可鍵入『pstb 28n 1.8 27 TT』測試 執行。這個執行指令動作會呼叫 ps.src.net，送出 28ns 寬度的脈波，供應電壓
1.8V，操作溫度 27 度，以及 corner TT 的模擬。圖 9 為操作的畫面。
Test bench 能讀取的線路檔檔名固定為 ps.src.net，因此進行 post layout simulation 時，建議另外建立一個目錄執行。請留意 PEX 輸出 subckt 的 port name 順序問題。
圖 9 附檔執行結果
All PVT 測試可以使用 pstbapvt 指令一次執行所有狀況，不需要再指定時 間/電壓/製程/溫度等參數，直接於命令列鍵入 pstbapvt 即可(使用前亦需要使 用 chmod 轉換為可執行檔)。其他檔案需求與 pstb 相同，輸出結果合併
於＂pstb.all＂中。
Full Custom Related Files
Files location : /usr/cad/icc2010/VP/
CIC-CIS-2005-TR01_VP1.pdf Process Layout Rule
CIC-CIS-2005-TR01_VP2.pdf Process Electrical Design Rule
CIC-CIS-2005-TR01_VP3.pdf Process Device Formation
calibre/
.cdsinit virtuoso initial file for calibre
Calibre_DRC/
rule.drc Calibre DRC rule file Calibre_LVS/
Rule.lvs Calibre LVS rule file Calibre_PEX/
Rule.rce Calibre LPE rule file Rule_08KA.rc Calibre LPE rule file Rule_20KA.rc Calibre LPE rule file model/
cic018.l SPICE model
laker/
laker.tf Laker technology file
virtuoso/
cic18.tf Virtuoso technology file
display.drf Virtuoso display file
若需在 virtuoso 中呼叫 calibre，請將 calibre/.cdsinit 複製到自己的 home directory
軟體環境
1. 使用者登入後自動會設定好以下軟體環境：
Vendor Tool Executable Virtuoso icfb
Composer icfb Spectre spectre NC-Verilog ncverilog Cadence
SOC Encounter encounter design vision dv, dc_shell
VCS vcs
Astro Astro
IC compiler icc_shell -gui Hspice hspice
Synopsys
Cosmos Scope scope Calibre calibre Mentor
ModelSim vsim Laker laker Spring Soft
Verdi Verdi,nWave vi vi, vim, gvim
joe joe
textedit textedit nedit nedit acroread xpdf Utility
calculate gnome-calculator, bc
EDA 軟體所須使用的 license 皆已設定完成，不須額外設定，且每組限定每 個軟體只能使用一套 license。
