混合搜尋數位碼擷取檢測器之碼擷取效能分析
計畫編號:NSC89-2213-E-011-125 執行期限:2000.08.01 至 2001.07.31 主持人:吳傳嘉 國立台灣科技大學電機工程系 一、 中文摘要
直序式展頻通訊(direct-sequence spread-spectrum,
簡稱 DS/SS)如何於接收端的縮頻過程中與發射端取得 同步是 DS/SS 系統設計成功關鍵所在。欲達成接收端與 發射端虛擬亂碼之同步需仰賴一有效機制以進行所謂之 碼擷取。擷取檢測器之設計有採用類比電路設計亦有採 用數位電路者。不論哪一種方式,如何在擷取效能、電 路複雜度及處理速率間取得一個平衡點是擷取檢測器之 設計所需面對的一個重要考慮因素。
消除符碼效應之混合搜尋 (HSED) 架構係一將多 個非同調關連器並接之匹配濾波關連器,其特點在能去 除相鄰資料符碼可能之正負號相消效應,讓通訊過程中 因雜訊或其他因素所造成之同步失鎖很快進入 PN 碼擷 取階段,且確保擷取一定達成而回復同步狀態。
本 計 畫 主 要 目 的 則 針 對 此 一 HSED 架 構 在 Rayleigh 及 Rician fading channel 之環境下進行同步效能 分析。
關鍵詞:直序式展頻、碼擷取檢測器、數位匹配濾波器、
PN 碼、同步、關連器、擷取效能 Abstr act
The successfulness of the design of receiver architecture which performs PN code synchronization between transmitter and receiver. To achieve synchronization in between incoming code and the code generated by the receiving end, there requires an effective mechanism to perform code acquisition. Design of the code acquisition detector are classified into two major categories:
analog and digital. No matter what type of circuitry is employed to design the acquisition detector, acquisition performance, circuit complexity and processing speed are always the major tradeoff issue that a designer can never ignore.
HSED (Hybrid Search by Eliminating Data symbol) is a correlator scheme to construct a matched filter by connecting multiple noncoherent correlators in parallel. It is designed to quickly recover code synchronization from a loss lock situation due to poor communication environment.
The main purpose of this project is to derive code acquisition performance for HSED scheme when operating in Rayleigh and fading channels.
Keywor ds : direct-sequence spread-spectrum, code acquisition detector, digital matched filter, PN code, synchronization, correlator, acquisition performance
二、 研究背景及目的
在無線通信的領域中,如何在有限的頻道中增加使 用容量是眾多研究所追尋的目標。在許多多工 (multiple access) 的方案中,較受矚目的有 FDMA、TDMA 及 CDMA,其中又以 CDMA 本身的諸多優點 [1,2] 而甚 受重視。在 CDMA 系統中又大多採用展頻的方式來達成 多工使用之目標。其中又以兩種展頻技術常被選用於 CDMA 的設計中,亦即直序式 (direct-sequence) 及跳頻 式 (frequency - hopping)。由於跳頻式展頻 (FH/SS) 在 設計系統上遠比直序式展頻 (DS/SS) 來得複雜,因此一 般商業上之應用又以採用 DS/SS 居多。我們亦曾針對某 一特定應用設計一個小型的 CDMA 系統 [3],此系統即 以 DS/SS 為依據設計的。在 DS/SS 之設計中,如何達成 發射端 PN 碼同步,關係著系統設計之良好與否,也就 是說接收端擷取檢測器或關連器(correlator)之設計決定 了同步的效率。早期之關連器設計大多採用較簡單的串 列結構 [4],不過採串列結構來進行同步,有達成同步 時間長的缺點,此缺點於 PN 碼很長時尤其明顯。遺憾 的是為了增加系統通道容量,選用碼長較長的 PN 碼是 有其必要的 [4]。因此串列結構之同步就不適用於高容 量需求的系統。相對於串列結構之同步有平行結構之同 步,此同步方式無疑地解決了串列同步需要較長同步時 間的問題。為了達成平行同步,此同步方式無疑地解決 了串列同步需要較長同步時間的問題。為了達成平行同 步,可以匹配濾波器來設計關連器。匹配濾波器依電路 型態可分為類比及數位兩類 [5],其中類比匹配濾波器 (AMF)又分為電荷耦合元件 (CCD) 及聲波元件 (SAW) 兩種 [6,7,8]。AMF 的優點[5,6]有:(1)chip rate 較 數位匹配濾波器(DMF)高,可達 50M chips/sec,(2)可以 使用較長的 PN 碼(可達 2047),及(3)功率消耗較 DMF 低。但其缺點[5]則有:(1) 處理增益 (processing gain) 受 限於時間頻寬乘機及本之雜訊無法提高,雖然理論值可 達 60dB 以上,但一般實際電路依結構之不同而在 30∼
40 dB 以內,(2) 因結構的關係,PN 碼無法在 AMF 上 設定,即使加上 transversal 濾波器變成可程式化,仍不 容易設定 PN 碼[9,10]。因此 AMF 適用於 PN 碼長且不 需要調整而資料位元率低的應用領域,如全球定位系統 (GPS) 即是。
反觀 DMF 則因數位化的關係,很容易由外界設定 欲匹配之 PN 碼。且因數位化的關係,受本身雜訊的干 擾較小,因此很容易達到處理增益的理論值 [11]。但 DMF 之電路卻比 AMF 之電路複雜甚多,一般所能匹配 的碼長均在 8 至 64 的範圍 [5],例如 Stanford Telecom 的 STEL 3310 [12,13] 即可處理長度為 64 的 PN 碼,
透過串接的方式可以處理碼長超過此數的 PN 碼,例如
將四個 STEL 3310 串接在一起,即可處理長度為 256 之
PN 碼。不過 DMF 所能處理的速度(即 Chip rate)決定於 內部加法運算速度,以 STEL 3310 為例,其 Chip rate 僅 達 11M chip/sec。為了加速加法處理之速度,Costa 等人 提出了四項管道型(pipeline)加法器的架構[14] 來加速 加法的執行,使得 DMF 之速度可達 50M chips/sec,且 長度為 127。其代價為必須以一個 10000 閘及 168 之輸 出/輸入腳的閘陣列(gate array)來完成,成本不可謂不 大。ElKhamy 等人則提出以運算放大器取代數位加法器 的方案[15],不過計算精確度則易受本身雜訊干擾而影 響。另一方面 Povey 和 Grant 提出了一個以 DSP 為核心 所設計之 DMF[5],其具備結構重組的彈性,因此方便 於許多實驗數據的取得。不過由於係以 TMS320 之 DSP 來設計,其所處理的速度相當低。
前述各個架構基本上均是以串列搜尋(serial search) 為 PN 碼搜尋之依據,所不同者為其電路組成,因其架 構區分成串列結構(serial architecture)並列架構(parallel architecture) 及 串 並 列 合 併 之 混 和 架 構 (hybrid architecture)。當然因其電路結構不同,所獲致之同步擷 取時間(code acquisition)就有所不同。此差異會隨著 PN 碼的長度之增長而越形明顯。毫無疑問地,串列結構擁 有最差的擷取時間,因此其同步效能也最差。但 PN 碼 很長時,若採用並列架構來設計數位匹配器,則會使得 關連計算電路變得過於龐大,尤有甚者,因為電路的複 雜使得關連計算的時間加長,而造成長 PN 碼之並列結 構 DMF 只能用在較低的 chip rate 場合,限制了傳輸速 率。基於以上因素,串列搜尋的架構基本上無法滿足需 要快速擷取以達成同步的應用需求。
相對於串列搜尋的 PN 碼方式,並列搜尋(parallel search)應屬一種快速的搜尋策略。此並列搜尋策略利用 一組的關連計算電路針對各種不同之相位進行同時比 對,以最短的時間確認接收訊號的相位而達到同步的效 果。針對此一概念有甚多的研究對不同課題進行探討。
例如 Milisten 等人[17]對其所提之架構探討在 AWGN 通 道的擷取效能,Sourour 及 Gupta [18,19] 則延續 Milsten 等人之分析探討在 fading channel 中之效能。Holtzman [20],Madhow 和 Pursley [21] 及 Letaief [22] 則探討多 工干擾(multiple access interference ,MAI)對同調偵測 (coherent defection)碼擷取的影響。不過就電路而言,並 列搜尋之代價未免太大了些,尤其是當 PN 碼的長度(L) 很常時(例如大於 1024),為了能同時檢測不同的碼相 位,所需之關連計算電路個數將使得電路過於龐大而不 切實際。除非有絕對必要需要極快之同步擷取時間,否 則並列搜尋並不切實用。Zhuang [23] 逾 1996 年發表了 一個非同調混合式碼擷取之架構,合併了並列搜尋與串 列搜尋的碼搜尋方式,具體簡化了並列搜尋龐大的電路 需求,亦提升了串列搜尋在擷取時間上的缺憾。不過若 仔細探究其所提之架構,不難發現其在電路實現上有兩 個缺失:(1) 必須有特殊機制分辨那一個關連路徑才是 達成同步的路徑,亦即同步碼相位發生之處何在。因無 可避免地會造成控制電路的複雜性。(2) Zhuang 的架構 係假設在擷取階段所有 data symbol 全部設為 1 的情況下 運作的。但是由於同步擷取的過程中有誤警(false alarm) 及錯判(miss detection)的情況發生,使得此一同值 symbol
到底要持續多久才能使擷取順利達成,成為一個未解的 問題。因此這種方式之運作基本上會有一個時間上限的 限制,當碼擷取無法在限時(time out)內完成,則碼擷取 之嘗試必須被迫中止。也因此任何碼擷取的執行並不保 證一定能達成同步,而可能需仰賴多次之進行。除此之 外,Zhuang 的架構採用 double dwell 的搜尋方式以求縮 短搜尋時間。但是當系統運作在一個多工的環境下,若 用於第一個 dwell 的部份碼不夠長,勢必使得誤警的情 況增多,由於每次誤警均伴隨相當時間的所謂誤警懲罰 時間(false alarm penalty),其結果就造成了擷取時間延 後,因此 double dwell 運用在多工的情況下是否適用,
值的再進一步探討。
針 對 前 述 問 題 , 我 們 曾 提 出 一 個 HSED(Hybrid Search by Eliminating Data symbol)架構[24],並採用 single dwell 之搜尋方式,以減少在通訊品質不佳的情況 下因誤警而產生之誤警懲罰時間。
在前項研究[24]中,我們僅就某些情況下的擷取時 間進行探討,同時在我們先前的分析僅就並列架構之關 連器進行分析,對其他架構之關連器則未加探討。本計 畫則針對 HSED 處在 Rayleigh 及 Rician fading channels 同時處在其他 CDMA 系統在頻道部份重疊的干擾情況 [25] 下之同步效能進行分析,並根據不同之關連器組成 導出擷取時間與偵測率(detection probability)、誤警率 (false alarm rate)之關係式。預期透過本計畫之研究,可 以獲知 HSED 架構在一個較符合實際運作環境下的同步 碼擷取效能。
三、 研究方法
I -Q n o n c o h e re n t
c o r re l a t o r
P h a s e I - Q n o n c o h e re n t c o r re l a t o r
P h a s e I - Q n o n c o h e re n t c o r re l a t o r
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