2 4 解碼器

數位邏輯設計與實習

ch04 組合邏輯電路設計

2

組合邏輯電路定義

組合

Ｘ1 Ｘ2

Xn

Z1 Z2

Zn

Z1=f1(X1,X2...Xn) Z2=f2(X1,X2...Xn) Zn=fn(X1,X2...Xn)

任何時刻的輸出 與當時的輸入有關

組合邏輯電路設計步驟

„

由電路的規格，決定所需的輸入與輸出的個 數，並且對每一個輸入與輸出安排一個變數 符號。

„

導出真值表並定義輸入與輸出間所需的關 係。

„

對每一個輸出求出以輸入變數為函數之簡化 的布林函數。

4

組合電路種類

„

算術電路(加法器、減法器、乘法器)

„

解碼器

„

編碼器

„

多工器

„

解多工器

„

比較器

„

數碼轉換器

„

同位元產生器／檢查器

加法器/減法器

„

1bit 加法器

„

1bit 減法器

„

4bit 並加器(漣波加法器)

„

4bit 加減器

„

4bit 加減器有旗號指示

„

１位數ＢＣＤ加法器

(重要)

6

1bit加法器定義

„

半加器 :一位元與一位元相加, 不考慮進位

„

全加器 :一位元與一位元相加, 考慮前一級 進位

Half Adder,H.A

Full Adder,F.A

X

Y

S和

C進位 H.A

F.A

Si

Ci+1 Xi

Yi Ci

半加器設計

„ Si=Σ(1,2)=Ai♁Bi Ci+i=Σ(3)=Ai*Bi

0 1

1 1

1 0

0 1

1 0

1 0

0 0

0 0

S

_i

Cⁱ⁺¹

B

_i

A

_i

8

全加器設計

Ai

Bi

Ci

Si

Ci+1

F.A

全加器真值表

0 1

1 0

1

1 0

0 0

1

0 1

1 1

0

1 0

0 1

0

1 0

1 0

0

0 0

0 0

0

S C

_i+1

C

_i

B

A

0 1 2 3 4 5

10

全加器布林式

„

S_i=Σ(1,2,4,7)=A_i♁B_i♁C_i

C_i+1=Σ(3,5,6,7)=A_iB_i+A_iC_i+B_iC_i

„

=A_iB_i+C_i(A_i♁B_i)

用半加器設計全加器

A⊕B

A‧B

A⊕B⊕C

C‧(A⊕B) AB+C‧(A⊕B)

12

1bit 減法器

„

半減器 :一位元與一位元相減，不考慮借位

„

全減器 :一位元與一位元相減, 考慮前一級 借位

H.S

F.S X

Y

Xi Yi

Bi Bi+1

Di B D

Half Subtractor

半減器設計

„

D_i=Σ(1,2)=A_i♁B_i B_i+1=Σ(1)= A＇B

Ai Bi Bi+1 Di 0 0

0 1 1 0 1 1

0 0 1 1 0 1 0 0

14

全減器設計

„

D_i=Σ(1,2,4,7)=X_i ♁ Y_i ♁ B_i

B_i+1=Σ(1,2,3,7)=X_iY_i+X_iB_i+Y_iB_i

Xi Yi Bi Bi+1 Di 0 0 0

0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

0 0 1 1 1 1 1 0 0 1 0 0 0 0 1 1

4bit 並加器(漣波加法器)

16

4bit 加減法器分析

4bit減法器

‧方法一：

F.S F.S F.S F.S

‧方法二：用加法代替減法 A+B=A+B+0

A B=A+( B)=A+(B+1)

4bit 加減器

M=0加 M=1減

B3 B2 B1 B0

1

18

4bit 加減器有旗號指示

„

ZF(Zero Flag)

„

CF(Carry Flag)

„

SF(Sign Flag)

„

OF(Over Flag)

進位 符號 溢位

零 ZF=1→結果為0 ZF=0→結果不為0

SF=0→結果為正 SF=1→結果為負

4bit 加減器有旗號指示電路圖

FA FA FA FA

A A A A

OF ZF SF CF

A

S3 S2 S1 S0

C1 C2

C3 C4

A3B3 A2B2 A1B1 A0B0

C0

S:1 減

S:0 加

20

１位數ＢＣＤ加法器分析

１位數ＢＣＤ加法器

22

漣波加法器缺點

„

進位傳遞延遲

產生結果

須經過兩個邏輯閘 工作Delay越大 工作頻率越小

進位前看加法器(Carry Look-ahead Adder,CLA)

„

己知：A₃A₂A₁A₀,B₃B₂B₁B₀,C₀

„

未知: C₄,C₃,C₂,C₁

„

S_i=(A_i ♁ B_i) ♁ C_i

„

C_i+1=A_iB_i + C_i(A_i♁B_i)

„

令G_i=A_iB_i (進位產生)

„

P_i=A_i ♁ B_i (進位傳遞)

24

進位前看加法器

C_i+1=G_i+C_iP_i

i=0 C₁=G₀+C_oP_o i=1 C₂=G₁+C₁P₁

=G₁+G₀P₁+C_oP_oP₁ i=2 C₃=G₂+C₂P₂

=G₂+G₁P₂+G₀P₁P₂+C_oP_oP₁P₂ i=3 C₄=G₃+C₃P₃

=

^G

₃

^+G

₂

^P

₃

^+G

₁

^P

₂

^P

₃

^+G

₀

^P

₁

^P

₂

^P

₃

^+C

_o

^P

_o

^P

₁

^P

₂

^P

₃

進位前看產生電路圖

26

進位前看加法器

4gate

8bit 4gate ripple 16gate FA 2

漣波

乘法器

„

1bit 乘法器

„

2bit 乘法器(用HA,FA)

28

1bit 乘法器

a b p 0 0 0 0 1 0 1 0 0 1 1 1

and

a b

p

2bit 乘法器真值表

30

2bit 乘法器

1 2 4 5

6 U2A 7421

9 10 11

8 U3C

7411

1 2 13

12 U4A

7411

3 4 5

6 U4B

7411

9 10 11

8 U4C

7411 1 2 13

12 U3A

7411

3 4 5

6 U3B

7411

5 6

U1C

7404

8 9

U1D

7404

12 13

U1F

7404

10 11

U1E

7404

1 2

U1A

7404

3 4

U1B

7404

4 5

6 U6B

7432

8 9

10 U6C 7432

11 12

13 U6D 7432 1

2

3 U6A7432

1 2

3 U5A

7408

A1 A0 B1 B0

P3

P1 P2

P0

2bit 乘法器(用HA,FA分析)

a1b0 a0b0 + a1b1 a0b1

a1 a0

＊ b1 b0

S S C

C

P3 P2 P1 P0

b0 b1 a0 a1

H.A

H.A C

S C

32

2bit 乘法器(用HA,FA)

1bit乘法器

3bit 乘法器(用HA,FA)

a2 a1 a0 ＊ b2 b1 b0 a2b0 a1b0 a0b0 a2b1 a1b1 a0b1

+ a2b2 a1b2 a0b2

FA FA FA HA C C C C

P5 P4 P3 P2 P1 P0

34

解碼器方塊圖

解 碼 器

E致能端 輸入有n條

輸出有2的n次方條

有致能解碼器方塊圖

有些解碼器電路沒有致 能控制線；有些電路為 高電位啟動。

Y₀ Y₁

解碼器 輸

入 端

輸出端

致能控制線 Y_m-1 Y_m-2

⎫

⎬⎪

⎭⎪

n m×

E x₀ x₁

x_n-1 x_n-2

⎧

⎨

⎪⎪

⎩

⎪⎪

(a) 非反相輸出

Y₀ Y₁

解碼器 輸

入 端

輸 出 端

致能控制線 Y_m-1 Y_m-2

⎫

⎬⎪

⎭⎪

n m×

E x₀ x₁

x_n-1 x_n-2

⎧

⎨

⎪⎪

⎩

⎪⎪

(b) 反相輸出

高態同相 低態輸出

36

2對4解碼器(高態輸出)

真值表

a b d3 d2 d1 d0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0 0 a b

D0 D1 D2 D3

有致能端2對4解碼器(高態輸出)

(a) 方塊圖

0 x₁ x₀

0 1 0 1 0

Y₀ Y₁ Y₂ Y₃ E

1 0 0 0 0

1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0

0 0 0

φ φ

1 1

Y₀ x₁

Y₂ Y₃ E

Y₁ x₀

2 4 解碼器

x₁

x₀

E

Y₀

Y₁

Y₂

Y₃

低態

致能

38

有致能端2對4解碼器(低態輸出)

(a) 方塊圖

(b) 功能表 (c) 邏輯電路

x₁

x₀

E

Y₀

Y₁

Y₂

Y₃ Y₀

x₁

Y₂ Y₃ E

Y₁ x₀

2 4 解碼器

0 x₁ x₀

0 1 0 1 0

Y₀ Y₁ Y₂ Y₃ E

1 1 1 1 1

0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 0

0 0 0

φ φ

1 1

常態 致能

3對8解碼器—利用2對4解碼器

Y₀ x₀

Y₂ Y₃ E

Y₁ x₁

2 4 解碼器

Y₀ x₀

Y₂ Y₃ E

Y₁ x₁

2 4 解碼器

x₂ x₀ x₁

Y₀ Y₁ Y₂ Y₃

Y₄ Y₅ Y₆ Y₇ A

B

40

4對16解碼器—利用2對4解碼器

X0 X1

X2 X3

Y0

Y15

Y1Y2 Y3 Y4Y5 Y6Y7

Y8

Y11 Y12

Y10Y9

Y13Y14

編碼器方塊圖

輸入有2的n次方條 輸出有n條

42

8對3編碼器

(a) 功能表 0

I₂ I₃

0 0 1 0 1

I₄ I₅ I₆ I₇

0 0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

1 0 0 0

1 0 0

0 0 0 I₁

I₀ Y₂ Y₁ Y₀

1 0 0 0 0

0 0

0 1 0 0

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1

0 0 1 0 1 1 0

0 0 0 1 1 1 1

(b) 邏輯電路 I₀

I₂ I₃ I₁

I₄

I₆ I₇ I₅

Y₂ Y₁ Y₀

I7優先編碼器 當I7為1 I0~I6不在乎數值

8對3優先權編碼器

低態輸出 低態輸入

44

多工器方塊圖

輸入2的n次方條

選擇n條

輸出1條

2對1多工器

Y I₀

I₁ S MUX

2 1×

(a) 方塊圖 (b) 功能表

S Y

0 1

I₀ I₁

(c) 邏輯電路 S

I₀

I₁

Y

46

Verilog 程式

module mux_2_1(

input a, input b, input s, output f );

wire s0,sa,sb;

not( s0, s );

and( sa, a, s0 );

and( sb, b, s );

or( f, sa, sb );

endmodule

4對1多工器

Y I₀

I₁ MUX4 1× I₂

I₃ S₁ S₀

Y

0 1

I₀ I₁ S₁ S₀

0 0

0 1 1 1

I₂ I₃

I₀

I₁

Y I₂

I₃

S₁ S₀

48

有致能端2對1多工器

(a) 功能表 (b) 邏輯電路

S Y

0 1

I₀ I₁ E

1 1

0 φ 0

S I₀

I₁

Y

E=1高態致能E

E端元件才能擴充

4對1多工器—利用2對1多工器

S I₀

多工器Y 2 ×1

I₁ E

S I₀

多工器Y 2 ×1

I₁ E I₀

Y I₁

I₂

I₃

2對1額外需求 NOT和OR閘

50

8對1多工器—利用2對1多工器

S0 S1 S2 S0

S0 S0

S1

Y

需要7個高態致能 X0

X1

X2 X3

X4 X5 X7 X8

解多工器方塊圖

輸入 輸入出2的n次方條

52

1 對2解多工器

(a) 方塊圖 (b) 功能表 (c) 邏輯電路

S Y₀

0 1

D 0

Y₁

D 0 D

Y₀

Y₁ S

DeMUX1 2×

S

D Y₀

Y₁

有致能端1 對4解多工器

D

0 S₁ S₀

0 1 0 1 0

Y₀ Y₁ Y₂ Y₃ E

1 0 0 0 0

D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D 0

0 0 0

φ φ

1 1

1 4 DeMUX

D

Y₀ Y₁ Y₂

Y₃ S₀ S₁ E

Y₀

S₁ S₀ E

Y₁

Y₂

Y₃

低態致能

54

8對1解多工器—利用4對1解多工器

1 4 DeMUX

D

Y₀ Y₁ Y₂

Y₃ S₀ S₁

E

1 4 DeMUX

D

Y₀ Y₁ Y₂

Y₃ S₀ S₁

E

Y₀ Y₁ Y₂ Y₃

Y₄ Y₅ Y₆ Y₇ D

S₂

S₁ S₀ S₁ S₀

1bit比較器方塊圖

56

4 bit比較器方塊圖

8 bit比較器—利用4 bit比較器

A₀ A₁

A₃ A₂

B₀ B₁

B₃ B₂

I_A>B I_A=B I_A<B O_A>B

O_A=B O_A<B

4位元比較器

A₀ A₁

A₃ A₂

B₀ B₁

B₃ B₂

I_A>B I_A=B I_A<B O_A>B

O_A=B O_A<B

4位元比較器

0 1 0

B₀ B₁

B₃ B₂

A₀ A₁

A₃ A₂

B₄ B₅

B₇ B₆

A₄ A₅

A₇ A₆

A B

低位元 相等

58

XOR特性1

„

N=2

„

N=4

０　１ １　０

１　０ ０　１

A⊕B A⊙B＝A⊕B

０１０１ １０１０ ０１０１ １０１０

１０１０ ０１０１ １０１０ ０１０１

A⊕B⊕C⊕D A⊙B⊙C⊙D

XOR特性2

„

N=3

０１０１

１０１０ １０１０

０１０１ 　A⊕B⊕C

＝A⊙B⊙C

　A⊙B⊙C

＝A⊕B⊕C

＝A⊕B⊙C

＝A⊙B⊕C

60

2進制對葛雷碼轉換器

b0 b1 b2

g2 g1 g0

b0 b1 b2 g0 g1 g2 ０ ０ ０ ０ ０ ０ ０ ０ １ ０ ０ １ ０ １ ０ ０ １ １ ０ １ １ ０ １ ０ １ ０ ０ １ １ ０ １ ０ １ １ １ １ １ １ ０ １ ０ １ １ １ １ １ ０ ０

g2∑＝(4,5,6,7)＝b2

g1∑＝(2,3,4,5)＝b1⊕b2 g0∑＝(1,2,5,6)＝b0⊕b1

葛雷碼 對2進制轉換器

g0 g1 g2 b0 b1 b2 ０ ０ ０ ０ ０ ０ ０ ０ １ ０ ０ １ ０ １ １ ０ １ ０ ０ １ ０ ０ １ １ １ １ ０ １ ０ ０ １ １ １ １ ０ １ １ ０ １ １ １ ０ １ ０ ０ １ １ １

b2∑＝(4,5,6,7)＝g2

b1∑＝(2,3,4,5)＝g1⊕g2 b0∑＝(1,2,5,6)＝g0⊕g1

62

BCD碼對加三碼的轉換電路

輸入BCD碼 輸出加三碼

w x y z D C B A

0 0 0 0 0 0 1 1

0 0 0 1 0 1 0 0

0 0 1 0 0 1 0 1

0 0 1 1 0 1 1 0

0 1 0 0 0 1 1 1

0 1 0 1 1 0 0 0

0 1 1 0 1 0 0 1

0 1 1 1 1 0 1 0

1 0 0 0 1 0 1 1

1 0 0 1 1 1 0 0

z = D'

y = CD +C'D‘

x = B'C + B'D+BC'D‘

w = A+BC+BD

w

x

y

z

D

C

B

A

64

BCD碼對七段的轉換電路

7447＝＞共陽型 7448＝＞共陰型

BCD

w x y z

g f e d c b a

a f b e c d

g

同位元產生器／檢查器

„

同位產生器與檢查

„

偶同位位元： P = x ♁ y ♁ z

„

同位檢查器： C = x ♁ y ♁ z ♁ P

„

C =1：奇數個資料位元錯誤發生

„

C = 0：資料正確或偶數個資料位元錯誤發 生

66

3bit同位元產生器／檢查器

可規劃邏輯元件(PLD)

„

PLD: Programmable Logic Device

„

PROM (Programmable Read Only Memory )

„

PAL (Programmable Array Logic )

„

PLA (Programmable Logic Array)

„

FPGA –現場可規劃邏輯陣列 (field- programmable gate array)

68

ROM

PROM

70

PLD區別

PLA

72

PLA內部圖

3bit平方電路--分析

心得：這門課程在高職的時候有上過，但是沒有像大學這樣有上機練習的機會，高 職交我們的是理論，上機自己做跟高職老師交的理論感覺是不一樣的，很高興可以上到 這門課程，也會再努力多加練習。

74

3bit平方電路