AC Model of PD SOI MOS Using Bipolar/MOS SPICE Model Approach for Transient Analysis
3.3 不 不 不 不同頻率下之寄生雙載子電晶體電壓及電荷之分析 同頻率下之寄生雙載子電晶體電壓及電荷之分析 同頻率下之寄生雙載子電晶體電壓及電荷之分析 同頻率下之寄生雙載子電晶體電壓及電荷之分析
為了更進一步描述寄生雙載子電晶體(parasitic bipolar transistor)的現象，可以
由薄膜層(thin film)中心處之電壓來分析。圖 3.7為閘極電壓上升時間為10ns時，
圖 3.7 為閘極電壓上升時間為10ns時，40nm部分解離絕緣體上矽N型金氧半 (PD SOI NMOS)元件的基體-源極電壓(body-source voltage)對時間關係圖
圖 3.8 為閘極電壓上升時間為100ns時，40nm部分解離絕緣體上矽N型金氧半 (PD SOI NMOS)元件的基體-源極電壓(body-source voltage)對時間關係圖
變化不大，當閘極電壓(gate voltage)持續上升，元件開始導通，開始有大量的通道 電流，加上衝擊游離(impact ionization)效應影響，開始有大量因衝擊游離(impact ionization)產生的電洞往下流至薄膜層(thin film)的中性區(neutral region)累積，基體 電壓(body voltage)就會開始上升，使得寄生雙載子電晶體(parasitic bipolar transistor) 開始導通。而由圖 3.7和圖 3.8可以比較不同上升時間的影響，可以發現和前面 所分析的結果一致，在上升時間為100ns的基體電壓(body voltage)會上升得比上升 時間為10ns來得快，因為上升時間較慢的情況下，薄膜層(thin film)有足夠的時間 反應，把衝擊游離(impact ionization)電流傳遞到中性區，而上升時間較快的情況 下，薄膜層(thin film)來不及反應，所以上升的趨勢就沒有這麼的明顯，而SPICE 的模擬結果也驗證了此一說法。
圖 3.9為閘極電壓上升時間為10ns時，40nm部分解離絕緣體上矽N型金氧
半(PD SOI NMOS)元件之寄生雙載子電晶體(parasitic bipolar transistor)的基極-射極 電荷(base-emitter charge)和基極-集極電荷(base-collector charge)對時間關係圖，依
據SPICE雙載子電晶體/金氧半元件模型以及二維元件模擬軟體MEDICI所繪出。
圖 3.10為閘極電壓上升時間為100ns時，40nm部分解離絕緣體上矽N型金氧半
(PD SOI NMOS)元件之寄生雙載子電晶體(parasitic bipolar transistor)的基極-射極電 荷(base-emitter charge)和基極-集極電荷(base-collector charge)對時間關係圖，依據
SPICE雙載子電晶體/金氧半元件模型以及二維元件模擬軟體MEDICI所繪出。由
這兩張圖可以看出，電荷一開始會隨著閘極電壓(gate voltage)的上升而持續上升，
到了一定程度之後就不再跟隨著閘極電壓(gate voltage)上升，反而會有下降的情 形，這是因為從高電場區域衝擊游離(impact ionization)產生的電流往下流至薄膜層 (thin film)，使寄生雙載子電晶體(parasitic bipolar transistor)導通，這時，在寄生雙
圖 3.9 閘極電壓上升時間為10ns時，40nm部分解離絕緣體上矽N型金氧半(PD SOI NMOS)元件之寄生雙載子電晶體(parasitic bipolar transistor)的基極-射極電荷
(base-emitter charge)和基極-集極電荷(base-collector charge)對時間關係圖
圖 3.10 閘極電壓上升時間為100ns時，40nm部分解離絕緣體上矽N型金氧半(PD SOI NMOS)元件之寄生雙載子電晶體(parasitic bipolar transistor)的基極-射極電荷
(base-emitter charge)和基極-集極電荷(base-collector charge)對時間關係圖
載子電晶體(parasitic bipolar transistor)內部用來傳導的載子即為少數載子電子，所 以可以看到電子數量，也就是基極-集極電荷(base-collector charge)跟基極-集極電荷 (base-collector charge)會急速增加。但是隨著閘極電壓(gate voltage)上升，M-1會開 始越來越小，使得從高電場區域衝擊游離(impact ionization)產生的電流往下流至薄
膜層(thin film)的電流數量會越來越少，所以電荷也就會有變小的趨勢，由SPICE
之模擬結果也可驗證。而由圖 3.9以及圖 3.10可以比較出不同上升時間下的差 異，可以看出，閘極電壓(gate voltage)上升時間較長的時候，其電荷上升的趨勢也 比較快，和前面所討論之結果互相吻合，而由SPICE之模擬結果也可以驗證。
3.4 結論 結論 結論 結論
在本章中，我們利用雙載子電晶體/金氧半元件模型方法來分析 40nm 部分解 離絕緣體上矽N型金氧半(PD SOI NMOS)元件在暫態時的現象，當閘極電壓(gate voltage)為2V，汲極電壓(drain voltage)從0V上升至2V，上升時間大的閘極電壓(gate voltage)將會有比較強的寄生雙載子電晶體(parasitic bipolar transistor)效應，此效應 之電流增益(current gain)會反映在薄膜(thin film)上層通道的汲極電流，而且由雙載 子電晶體/金氧半元件模型方法模擬出的結果也符合，驗證了其模型的準確性。