交流耦合式截波穩定儀表放大器

Yazicioglu et al. [7] 於 2007 年提出適用於可攜式生醫訊號擷取系統之低功 率小體積前端信號讀出電路。整個前端電路系統架構如Fig.2-16 所示，其中針對 整體系統效能提升，提出一新式交流耦合式截波儀表放大器(AC-coupled chopped instrumentation amplifier)架構(如 Fig.2-17 所示)，應用於第一級電路，並加入截波 穩定開關用以濾除DC offset 與低頻雜訊，此外也加入截波棘波濾波器(Chopping Spike Filter，CSF)用以濾除因截波開關高速切換所產生的高頻雜訊。第二級電路 為可程式化增益級，主要是由 OTA 放大器與電容陣列組成，並利用數位介面配 合開關在三組電容陣列中選擇其中之ㄧ適當的容值去達成所欲的增益與頻寬，分 別適用於腦電波、心電圖、肌電圖(EEG、ECG、EMG)三種生理訊號擷取。

Fig.2-16、整體前端信號讀出電路系統架構圖[7]

Fig.2-17、交流耦合式截波儀表放大器(ACCIA)概念圖[7]

整體的交流耦合式截波儀表放大器(AC Coupled Chopped Instrumentation Amplifier，ACCIA)運作概念如Fig.2-17 所示，由電流回授儀表放大器(Current Feedback Instrumentation Amplifier)、截波電路與轉導放大器所構成。直流輸入電

壓(在此即為電極輸入對的偏差電壓，Voffset,elec)經由輸入截波電路調變，並在產

當 f_{LP IA,} >> f_chop且電流回授儀表放大器的閃爍雜訊(flicker noise，1/f noise)轉

角頻率(corner frequency)小於 時，交流耦合式截波儀表放大器(ACCIA)輸

Fig.2-18、交流耦合式截波儀表放大器(ACCIA)系統實現電路圖[7]

Fig.2-18 乃交流耦合式截波儀表放大器(AC Coupled Chopped IA，ACCIA)系 統實現電路圖，也就是實現Fig.2-17 所示的概念。此架構可以用以消除 1/f雜訊，

製到電阻

R 的雙端，用以提供輸入電極偏差電壓在電阻

R 產生的電流。此外，

的輸入等效雜訊功率密度(input-referred noise power density)，v_{in IA}²_, ，如式(2-14)。

(其中

gm

gm

gm

g

R

g

R

波儀表放大器(AC Coupled Chopped IA，ACCIA)的輸入等效雜訊，

gm

gm

CM

CM

Fig.2-20、電流回授式儀表放大器(Fig.2-18)等效半電路的低頻小訊號模型[7]

Fig.2-21、ACCIA 架構電流回授式儀表放大器的電路實現圖[7]

Fig.2-22、用以消除截波穩定電路所產生的棘波濾波器架構與其操作原理[7]

然而，儘管截波穩定電路(Chopper-Stabilized Circuit)具有濾除低頻雜訊以及 直流偏差電壓的優點，但是另ㄧ個缺點就是在高速開關切換時脈下，會將高頻雜 訊導入信號源。為了降地截波穩定器所產生的高頻棘波，可以在截波器後端接上 Fig.2-22 所示截波棘波濾波器(Chopping Spike Filter，CSF)。其原理只是利用後端 開關(S)控制信號導通傳輸的時間，在截波棘波產生的期間，開關 S 設定在 Off，

其他無棘波影響的期間,開關設定在 On，如此的導通時脈下，即可降低截波器所 產生的高頻棘波雜訊對信號源的影響。

Fig.2-23、可調式增益放大器(Variable Gain Amplifier，VGA)架構[7]

此系統架構(如 Fig.2-16)最後為可程式化增益級，亦即儀表放大器之後的第 二 個 增 益 級 ， 主 要 可 以 分 為 兩 級 電 路 ， 第 一 級 為 定 增 益 放 大 器(電壓增益

=20V/V)，第二級為可調式增益放大器(Variable Gain Amplifier，VGA)，分別具 有電壓增益：2、4、8、13(V/V)，所以整體可程式化增益級的電壓增益分別為 40、80、160、260（V/V）。其中 VGA 的架構如 Fig.2-23 所示，具有數位控制增 益介面，利用數位電壓導通電容陣列，選擇適當的電容值，達成所欲的增益。另 外需要加入Pseudo Resistors 去設定 OTA 轉導運算放大器的直流操作電壓，而放 大器架構與 Fig.2-19(a)相同。而可調式增益放大器的轉移函數，可以表示如式 節點A 的影響。此外，藉由選擇 Variable Capacitor Bank(VCB)去設定所欲的電壓 增益，至於選擇系統的低通截止頻率，則需設定選擇Variable Load Capacitance，

即負載電容值

C

3 第三章

頻寬/增益可調式低雜訊前端電路設計

本章介紹整體前端電路考量與設計的系統架構，從各級電路的設計、模擬驗 證作逐一介紹。