第三章 65nm CMOS 佈局繞線疊構方式之模擬方法與架構
3.2 佈局繞線疊構方式介紹
3.2.2 佈局繞線疊構之 HFSS 模擬分析
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3.2.2 佈局繞線疊構之 HFSS 模擬分析
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圖 3-14 是佈局繞線疊構 HFSS 模擬的流程圖，首先從典型 65nm CMOS 使用手 冊中找出光罩層(Mask Layer) GDSII 轉出的 Layer Number，接著編寫佈局軟體 Laker 的 Technology File，編寫完後開始畫傳輸信號線的佈局圖，畫完轉出傳輸線的 gds file，
再編寫 HFSS Layer Mapping File，將傳輸線的 gds file 轉入 HFSS 內，假設轉入失敗 就要再重新回顧檢查哪一步驟有出錯；假設轉入成功就可以進到 HFSS 內設定材料參 數、勾選模型材料、設定求解模型是 Model Driven，接著就要設定我們模擬的邊界條 件(PEC)、port 的激發方式 wave port、畫 wave port 積分線、模擬的收斂頻率及收斂差 值 S、掃頻頻率範圍，設定完畢後就可以開始模擬了，模擬完畢就可以結果分析。
3.2.2.2 波端口 Wave port
HFSS 假設所有 3D 物體與背景之間的接觸面為理想導體邊界(PEC)，沒有能量 可以進出，因此 wave port 在此面上就可提供一個連接模型與外界的窗口。wave port 也是在物體或物體表面上定義其電磁場、電荷、電流及電壓。因此 wave port 四周圍 其邊界條件就為理想導體(PEC)，且通常都設定為接地端。PEC 電磁場完全穿不透也 不會跑到外面去，所以電磁場可說是完全由內部結構產生，如圖 3-15 是傳輸線之 wave port 圖。
圖 3-15 傳輸線之 wave port 圖
PEC PEC
PEC
PEC
Wave port
P-substrat e
積分線 傳輸線
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Wave Port 要設定積分線如圖 3-15，主要有兩目的一是確定電場方向，積分線箭 頭方向為入射電場相位零度之電場方向，所以下一次週期就為相位為負之電場，二是 設定 wave port 電壓積分路徑，用於計算 wave port 電壓參數。
電磁場不會完全只在傳輸線與參考地之間，部分電磁場能量會輻射到傳輸線四周 的介質中。所以設置 Wave port 需要有足夠大的面積，以避免電場耦合到 wave port
邊緣上，影響傳輸線的特性改變其電磁場同時也改變傳輸線特性阻抗 Z0。
1. Wave port 面積太小：IC 內部傳輸線不會有 PEC，wave port 面積會太小，PEC 與 傳輸線互相耦合到，如圖 3-16 wave port 面積 0.42um×0.52um，傳輸線寬度=0.1um、
高度=0.22um、兩傳輸線間距離=0.12um。電場強度紅色為最強；青黃色為中強，
青綠色為中，圖中可知電場到達 wave port 邊界還為青綠色，所以在 wave port 邊 界上還是有電場存在，傳輸線與 wave port 邊界 PEC 就會互相耦合，電場路徑就 會由#2 至#1，而不是原本電場方向#3，改變傳輸線正確的電場。耦合電容多了 C#1、 C#2、C#4、C#5。
圖 3-16 傳輸線 wave port 面積小，電場互相耦合
2. Wave port 面積適當：圖 3-17 wave port 面積 2.32um×2.22um，當電場到達 wave port 邊界呈現藍色，藍色代表電強強度非常弱，傳輸線與 wave port 間就不會互相干擾。
所以設定 wave port 面積大小適當，電場到達邊界時足夠小大約 1%，才能正確反 應傳輸線的電磁場。
0.52um
#2
#1
0.42um
#4 #3
#5
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圖 3-17 傳輸線 wave port 面積適當，反應正確電場。
3. Wave port 面積大太：若 wave port 面積太大，如圖 3-18 wave port 面積 10.22um×10.32um，就容易變成 waveguide mode。
圖 3-18 傳輸線 wave port 面積太大，容易變成 waveguide mode。
10.32um
10.22um 2.22um
2.32um
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3.2.2.3 模擬架構
要開始 HFSS 模擬之前，先了解佈局繞線疊構模擬的架構及模擬的參數怎麼設定，
圖 3-19 是模擬佈局繞線疊構的架構圖：
1. P-substrate：綠色部分是 P-substrate 其高度 100um、寬度 30um、長度 30um。
P-substrate 高度設定為 100um 是因為目前 IC 製造完成後要封裝前磨薄目前業界最 薄的厚度 100um，再打薄封裝腳時可能就會破損掉，所以模擬的電磁場僅能進入 P-substrate 100um。
2. 氧化層(Oxide)：藍色部分是 Metal 1 到 P-substrate 的氧化層高度 0.385um；紫色部 分是 1 倍厚度 Metal ( M1 至 M4 )的氧化層高度 1.381um；深綠色部分是 2 倍厚度 Metal ( K1 至 K3 )的氧化層高度 2.16um；淺藍色部分是 4 倍厚度 Metal T1 的氧化 層高度 1.5um；粉紅色部分是 AL 的氧化層高度 2.775um。
圖 3-19 佈局繞線疊構之架構圖
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3. 傳輸線：圖 3-20 是傳輸線的架構圖，W 是傳輸線寬度；S 是兩傳輸線間距；t 是 傳輸線厚度；L 是傳輸線長度為 30um。目前製程的傳輸線厚度比寬度還要大，線 與線之間耦合比以前還要多，厚度變高相對兩傳輸線之耦合面積增大。
傳輸線長度 L 為 30um 是依據經驗值 1/20 波長。通常模擬時，傳輸線線寬 W 會使 用製程最小線寬 W=0.1um，傳輸線橫截面=0.1um、長度 L=30um，長度
橫截面
倍。若比值超過 1000 倍 HFSS 模擬傳輸線長度切太細、太多，電腦記憶體佔太多 也跑不動增加了誤差值；若傳輸線長度太短，則低頻看不到其電容性與電感性，
因此模擬到高頻 400GHz 就可模擬出傳輸線特性。表 3-7 是各個頻率的 1/20 波長。
頻率freq(Hz) 波長 λ (mm) 1/20 波長
1G 300.00 15 mm
10G 30.00 1.5 mm
50G 6.00 300 um
100G 3.00 150 um
400G 0.75 38 um
表 3-7 各個頻率的 1/20 波長 圖 3-20 佈局繞線之傳輸線架構圖
t
L=30
S
W
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3.2.2.4 範例以
傳輸線M1 為例
本小節以轉入訊號線 M1 為例，從怎麼編寫 Laker technology file、用 Laker 軟體 繪製 M1、轉出 gds、HFSS Mapping file 至轉入 HFSS、設定 wave port、到開始模擬，
整個模擬流程。
1. 編寫的 Laker technology file：
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2. Laker 畫 M1 傳輸信號線：
3. 轉出 gds file：
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4. 編寫的 HFSS Mapping Layer File：
5. HFSS 轉入 M1.gds:
(1) Import M1.gds file：
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(2) Import HFSS Mapping File：
6. 轉入成功的 M1:
7. 設定 HFSS 材料參數：
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8. 勾選材料結構之 Model：
9. 設定 Wave port 及積分線：
(1) 設定 wave port1 與 wave port2：
Wave port 2
Wave port 1
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(2)
設定積分線:
10.設定求解頻率及 Solve port only:
11.開始模擬：
積分線 2 積分線 1