使用鎖定偵測器的有參考訊號時脈資料回復器

圖表 2-5所示為一個僅使用一個壓控振盪器的有參考訊號時脈資料回 復器，它避免了圖表 2-4架構兩個壓控振盪器不匹配所造成的不良影響。它 的原理為一開始Loop II先工作，當鎖定偵測器(Lock detector)偵測到經過除 頻後的頻率與參考頻率的誤差非常小後，它會將Loop II關掉然後啟動Loop I，再將壓控振盪器的頻率與相位更進一步的鎖定到跟資料一樣。然而在使 用這種架構時，從Loop II跳到Loop I的開關切換設計要非常小心以避免這個 過程造成過大的壓控振盪器輸入電壓變化，使得壓控振盪器的頻率掉出 Loop I可允許的鎖定範圍。

Loop I

VCO

Lock

Fref

Loop II

LPF fout

PFD Divider

detector Phase

detector Chargepump1

Charge pump2 Data in

圖表 2-5 使用鎖定偵測器的有參考訊號時脈資料回復器

10

在我們的應用中，我們所要接收並還原的是2.048 Mbit/s~6.144 Mbit/s 的SPDIF/AES訊號，由於處理的最低訊號2.048 Mbit/s跟最高訊號6.144 Mbit/s的頻率相差三倍，所以只用一個相位偵測的迴路是無法鎖定的，同時 也不容易使用圖表 2-4及圖表 2-5的有參考訊號的時脈資料回復器架構，因 為我們很難找到一個參考訊號來對這麼寬的輸入訊號範圍作匹配。所以，

我們從無參考訊號架構的方向著手。

detectorPhase

detector Frequency NRZ data

VCO LPF1

LPF2

after frequency lock Remove FD path

clock

detectorEdge 2

圖表 3-1改良的無參考訊號時脈資料回復器架構

圖表 3-1所示為一個改良後的無參考訊號時脈資料回復器架構。此架構 一開始由Richman [7]所提出，然後由Belliso [8]加以改良。

其操作方法如下。首先兩個迴路都會同時運作並且經由比較輸入的 NRZ訊號產生錯誤訊號來調整壓控振盪器的頻率。接著，頻率鎖定迴路會 將壓控振盪器的頻率慢慢的鎖到輸入訊號的頻率，當鎖定之後，此數位式 的平方率相關頻率偵測器(digital quadricorrelator frequency detector)，如圖表 3-2，會自動的將頻率偵測迴路關掉，因為此頻率偵測器的特性是當頻率鎖 NRZdata

Δ ^t

圖表 3-2 數位式的平方率相關頻率偵測器

然而此種架構依然不適用在我們的應用，因為雖然它的頻率鎖定範圍 已經比傳統的頻率偵測器[9][10][11]來的大的多(15% → 50%)，但是明顯的 50%的頻率鎖定範圍還是無法用來處理我們的輸入訊號。

12

Loop II VCO

LPF1 Recovery

pump1

Divider2

Charge pump2 detectorLock Biphase

signal

Divider1 Frequency

detector

detectorPhase Charge

圖表 3-3 提出的時脈資料回復器架構

3.2. 時脈資料回復器內部各元件的介紹

以鎖相迴路為基礎的時脈資料回復器架構其理論相當繁雜，在此我們 就做一簡單的分析。參照圖表 3-3，Loop I為主要的核心迴路，它主導了整 個電路穩定時的抖動效能，在設計上，整個迴路的頻寬會設計的非常小以 降低輸入抖動的影響。Loop II則是用來加快鎖定時間，它縮短了迴路在暫 態的時間，當迴路趨近於穩定時，Loop II會關掉，也就是說它並不會影響 系統穩態時的效能，因此在設計上，我們只要確保其系統是穩定的即可。

以下我們便針對各元件作介紹。

3.2.1. 相位偵測器(Phase detector)

前面提過以鎖相迴路為基礎的時脈資料回復器類似一個閉迴路系 統，而相位偵測器便是扮演其中誤差放大器的腳色。在定義上，相位偵測 器為一個平均輸出電壓Vout與其兩個輸入端之間相位差Δφ呈線性關係的 電路(如圖表 3-4)，在理想狀況下，Δ =φ 0時，輸出平均電壓Vout會等於零。

而此直線的斜率K_PD稱之為相位偵測器的增益，其單位為V/rad。由於輸入 的biphase訊號並非週期性的訊號，所以我們不能使用一般的相位/頻率偵測 器的電路[4]。而biphase訊號與NRZ訊號又是一體之兩面[13]，所以我們可 以使用線性(如Hogge相位偵測器[14])或非線性的Bang-Bang相位偵測器(如 Alexander相位偵測器[15])來處理biphase訊號。參考圖表 3-5，線性偵測器 的優點在於它比Bang-Bang相位偵測器對電壓控制線上的變化量較小，因 此壓控振盪器的輸出會有較低的抖動[16]，同時它也比非線性的Bang-Bang 相位偵測器容易模組化，但是其缺點為在高速時會有正反器時脈到輸出延 遲的問題[17][18][19]。而非線性的Bang-Bang相位偵測器則廣泛地應用在 高速電路中[20][21][22]，但其增益與系統中的抖動量有關[23]，使得整個

14

V2(t)

Phase

Vout(t)

detector

(b)Bang−bang Phase Detector (a)Linear Phase Detector

0

圖表 3-5 相位偵測器的特性

3.2.2. 電荷幫浦(Charge pump)

傳統的鎖相迴路(型態1)是將相位偵測器的輸出直接接到迴路濾波器，

當相位偵測每執行一次相位比較，電荷會注入到迴路濾波器的電容上，但 因為電容效應的關係，電荷會逐漸的減少。若加上電荷幫浦的電路(如圖表 3-6)，此電路可視為一個固定對迴路濾波器充電或放電的定電流源，其中相 位偵測器的輸出Up訊號控制電荷幫浦對迴路濾波器充電，輸出Down訊號則

控制電荷幫浦對迴路濾波器放電，理想的電荷幫浦其充電電流與放電電流 必須相等，當每次相位比較時，只要有誤差的產生，此誤差脈衝訊號經由 電荷幫浦將持續穩定地注入電荷至電容中迫使壓控振盪器的輸入電壓改 變，換句話說，對一個有限輸入誤差，輸出最後會變成+∞或−∞ ，也就是 說相位偵測器與電荷幫浦的結合電路，其增益為無限大。

=V_SS

=V_SS VDD

S

₂

S

₁

I I

₁

C2

2

I

₁

= I

₂

Up

Down

圖表 3-6 電荷幫浦的定義

3.2.3. 電壓控制振盪器(VCO)

3.2.3.1. CMOS壓控振盪器原理

根據巴克豪森條件(Barkhausen’s Criteria)，一個負回授系統(如圖表 3-7)，若此系統滿足公式(1)和(2)兩個條件，則電路會在ω₀振盪。為了確保 在製程和溫度變化下電路仍能振盪，一般來說，我們設計迴路增益至少為 所需值的二到三倍。

16

0

18

當串接的級數越多，頻率會越低，一般串接的級數為奇數個，但若使用差

20

3.2.4. 頻率除法器(Divider)

由於頻率偵測器[12]是針對Biphase訊號來產生誤差訊號，而Hogge相位 偵測器[14]是針對NRZ訊號來產生誤差訊號，兩者差了兩倍的頻率，因此我 們設計讓壓控振盪器振盪在NRZ訊號的頻率範圍，至於Biphase訊號所需要 的時脈則是讓壓控振盪器的輸出經由一個除以二的除頻器(如圖表 3-12)來 產生。

CK

_{in out}

Qb CK Q

D

CK

圖表 3-12 除 2 的除頻器

3.2.5. 迴路濾波器(Loop filter)

迴路濾波器介於電荷幫浦和壓控振盪器之間，它用來穩定整個閉迴路 系統，同時更重要的它能夠濾掉高頻的雜訊使得壓控振盪器的輸入電壓不 會有太大的變化，而讓壓控振盪器所產生的時脈抖動量變小。圖表 3-13所 示為一個二階的低通濾波器用來當作迴路濾波器。

R2 C2

C1

圖表 3-13 二階的低通濾波器

3.3. 相位迴路的線性系統分析

的頻率都是有可能鎖定的，其次並透露出我們可將Hogge相位偵測器以 ¹

π 的

out out

VCO cont

dt

22

Hogge detector

VCO DT

filter pump Loop

Charge

迴路濾波器(Loop filter)為如圖表 3-13所示的二階低通濾波器，其轉換 函數為:

2 2 2

sec tan

1

24

我們可繪得此方程式如圖表 3-15:

ω

_c ^Frequency

圖表 3-16

1

( )

1 G s+ 的轉換函數特性

26

lim lim

s s Y s t y t

( ) ( )

由公式(19),(26)及(28)可得

( )

2 sec tan

n c

ω ω φ φ

ξ ^{= • • −} (32)

由公式(15)，(25)及(28)

28

將公式(19)及(32)代入(33)可得

2

3.3.3.4. 抖動容忍(Jitter tolerance)

系統的相位雜訊使時脈產生抖動，同時輸入訊號本身也帶有大量的抖 動，通常我們會將抖動以每個位元週期的方式來表示，稱之為單位間隔時 間(unit interval, UI)。

抖動容忍的規格代表時脈資料回復器迴路能夠容忍多少的輸入抖動而

( )

¹

( )

AES3和IEC60958-4規範了如圖表 3-17所示的抖動容忍規格。由公式 (31)及(35)可得迴路頻寬ωc稍大於第二個極點，而由圖表 3-17可知第二個極 200Hz, 10UI

8000Hz, 0.25UI

Acceptable region

tolerance(UI) Jitter

Jitter frequency(Hz)

圖表 3-17 AES3 規範的抖動容忍規格

30

3.3.3.5. 抖動轉換(Jitter transfer)

由(30)及(31)可知零點總是比極點先出現，所以會產生抖動峰值J_P(如圖 表 3-18)，

0dB

ω

_p1

ω

z p2

ω ω

(log scale)

20log H

JP

圖表 3-18 抖動轉換函數 AES3及IEC60958-4規範J_P不得大於2dB，而:

1 P

J p

z ω

= ω (42)

由公式(30)及(31)代入(42)得到J_P只跟系統阻尼比ξ有關，而由公式(36)可知 阻尼比與相位邊限PM有一關係式存在，最後可推得相位邊限PM >72^D可使

JP<2dB。

3.3.4. 總結整個系統的設計流程

我們歸納整個時脈資料回復器電路的系統設計流程如下:

(1)根據輸入訊號的頻率範圍設計壓控振盪器，然後從模擬結果量測得參數 KVCO。

(2)設計電荷幫浦，由模擬量測得參數I_CP。

(3)由AES3及IEC60958-4所規範的抖動容忍和抖動轉換規格，決定適當的迴 路頻寬ωc與相位邊限PM。

(4)根據以上參數算出迴路濾波器的電阻和電容值。

(5)如果算出來的電阻和電容值不太理想可藉由重新設計電荷幫浦的電流源 大小來調整。

下表為系統所算出來的電阻電容值，其中15KHz為設計的頻率，200KHz 是為了快速模擬暫態鎖定行為所採用的規格。

迴路頻寬ωc 15KHz 200KHz

相位邊限PM 75^D 75^D

電荷幫浦電流I_CP 10 Aμ 10 Aμ VCO增益K_VCO 10MHz V/ 10MHz V/

2

R 959Ω 12.755kΩ

2

C 84nF 472.67 pF

1

C 1.482nF 8.337 pF

表格 3-2 系統的各項線性參數表

32

Chapter 4 一個應用於SPDIF/AES訊號格式的 時脈回復器設計

在本章我們將討論應用於SPDIF/AES訊號格式的時脈回復器電路設 計，所使用的製程是TSMC CMOS 0.35um 2P4M的製程。延續第三章所介紹 的架構，我們將對相位偵測器，頻率偵測器，電荷幫浦，壓控振盪器和鎖 定偵測器作更進一步的分析。

4.1. 相位偵測器

4.1.1. Hogge相位偵測器的操作原理

我們所使用的相位偵測器是在時脈資料回復器被廣泛利用的Hogge相 位偵測器[14]，它是由兩個D型正反器和兩個互斥或閘(XOR)所構成，如圖 表 4-1。輸入D_in經過FF1取樣後得到B，然後將D_in與B作XOR得到Y，Y的 波形顯示了輸入D_in與CK 的相位差。雖然Y顯示了相位偵測的功能，但是卻 有可能產生相位差不同而等效控制脈波一樣的矛盾狀況，例如如果輸入資 料密度變為兩倍而相位差變為二分之一，所得到的控制脈波時間會一樣 長，因此出現不同相位差卻有相同直流位準的狀況。為了避免這種非唯一 現象，Hogge相位偵測器多加了一組D型正反器和XOR來產生訊號X，訊號 X 的波形隨著每次CK 變化產生一個固定為CK半週期的脈波當作一參考訊 號，因此Y與X訊號的結合便能消除上述的非唯一現象。

Hogge相位偵測器的輸出接到如圖表 3-6的電荷幫浦架構，其中因為我

FF1 FF2

B A

Vctrl Vctrl

X

34

4.1.2. Hogge相位偵測器的非理想效應

由於正反器的非理想效應，正反器的時脈到輸出(Clock to Q)的延遲，

將會導致訊號B較慢上升，因此在鎖定時，CK的上升邊緣將不會是在資料 的中心點，也就是還原的資料不是在最佳取樣點得到(如圖表 4-3)，如此的 情形會增加誤碼率(Bit error rate)的提升。

Din

CK

B

Y

ΔT

圖表 4-3 時脈到輸出延遲存在時的鎖定情形

為了改善這種狀況，我們可以利用圖表 4-4的方式插入額外的延遲來匹配正 反器的時脈到輸出延遲，而為了讓這兩個延遲的變異量在製程的變異下仍

為了改善這種狀況，我們可以利用圖表 4-4的方式插入額外的延遲來匹配正 反器的時脈到輸出延遲，而為了讓這兩個延遲的變異量在製程的變異下仍

在文檔中 一個應用於32~96KHz SPDIF/AES訊號之時脈回復器電路的設計 (頁 21-0)