一個應用於32~96KHz SPDIF/AES訊號之時脈回復器電路的設計

國 立 交 通 大 學

電 機 與 控 制 工 程 學 系 碩 士 班

碩 士 論 文

一個應用於32~96KHz SPDIF/AES訊號之時脈回復器

電路的設計

Design of a Clock Recovery Circuit for the 32~96KHz

SPDIF/AES Receiver

研 究 生：潘皇承

指導教授：洪浩喬博士

一個應用於32~96KHZ SPDIF/AES訊號之時

脈回復器電路的設計

Design of a Clock Recovery Circuit for the 32~96KHz

SPDIF/AES Receiver

研 究 生：潘皇承 Student: Huang-Cheng Pan 指導教授：洪浩喬 博士 Advisor:Dr. Hao-Chiao Hong

國立交通大學 電機資訊學院 電機與控制工程學系

碩士論文

A Thesis

Submitted to Department of Electrical and Control Engineering College of Electrical Engineering and Computer Science

National Chiao-Tung University in Partial Fulfillment of the Requirements

for the Degree of Master in

Electrical and Control Engineering Jan 2008

Hsinchu, Taiwan, Republic of China

i

一個應用於32~96KHz SPDIF/AES訊號之時脈回復

器電路的設計

研究生：潘皇承 指導教授：洪浩喬 博士 國立交通大學 電機與控制工程學系 摘 要 在通訊系統中，由於訊號經過長通道的傳送，受到許多雜訊的干擾而 帶有大量的抖動，因此在接收端我們需要一個時脈回復器的電路來還原出 一個低抖動的時脈以正確的取樣資料。根據不同的輸入訊號規格有不同的 時脈回復器電路的設計考量。在處理32~96KHz取樣頻率的音頻輸入訊號 時，它的困難處在於輸入訊號的頻率範圍很廣，傳統的時脈資料回復器架 構在處理這樣的寬頻率範圍訊號有其困難點，因此我們提出一種新的時脈 資料回復器架構來還原時脈。我們的設計是以雙迴路以鎖相迴路為基礎的 時 脈 資 料 回 復 器 電 路 為 基 本 架 構 ， 所 使 用 的 頻 率 偵 測 器 則 為 一 個 對 SPDIF/AES訊號擁有無限寬鎖定範圍的頻率偵測器，同時我們修改其電路 以解決此頻率偵測器在一開始壓控振盪器還未起振時無法正確操作的問 題。為了避免此頻率偵測器在頻率鎖定的狀況下還持續的干擾迴路，我們 設計一個能針對不同輸入頻率且易實現的頻率鎖定偵測器用來切換相位和 頻率偵測雙迴路。模擬結果顯示系統的鎖定時間小於5 ms，峰對峰的週期 抖動為1 ns，而均方根週期抖動則為191.17ps。

Design of a Clock Recovery Circuit for the 32~96KHz

SPDIF/AES Receiver

Student: Huang-Cheng Pan Advisor: Dr. Hao-Chiao Hong

Department of Electrical and Control Engineering National Chiao-Tung University

Abstract

In communication systems, the received signals are usually contaminated by the channel noise and distorted by the finite channel bandwidth. As a result, they often carry a lot of jitter. At the receiver end, we need a clock recovery circuit to recovery a low jitter clock and use the recovered clock to sample the input data. For popular audio applications, the specification of the input clock is in the range of 32~96 KHz. Traditional clock recovery circuits are not suitable for recovering the clock of such a wide frequency range signal. This thesis proposes a new clock recovery circuit to address the issue. Our design is based on a dual-loop, PLL based, clock recovery architecture with a modified wide locking range frequency detector. We also proposed a modified frequency detector to address the possible dead-lock scenario. To avoid the frequency detector subsequently disturbing the control voltage of the voltage control oscillator, a simple frequency lock-indicator purely implemented by digital circuits has been added. It turns off the frequency locked loop when the frequency is locked. Our frequency lock-indicator doesn’t require any extra reference clock and is capable of indicating when the frequency is locked even if the clock of the input signal is not fixed. The simulation results showed that the lock-in time is under 5 ms, the peak-to peak period jitter is 1 ns,

iii

誌 謝

研究所的期間，論文的完成，仰賴老師與實驗室同學和學弟的的指導 與協助，在此獻上誠摯的感謝。 首先要感謝我的指導教授洪浩喬老師，在研究上給了我很多幫助與建 議，除了知識上的獲得，洪老師更教導我許多做人做事應有的態度，使我 受益匪淺。謝謝您，老師。 感謝實驗室的孟軒，宏慶，振綱，榮洲，永順，對於我的論文研究給 了不少寶貴的建議，讓我遇到困難時能夠很快的解決。另外，感謝實驗室 的所有同學，讓我度過了很愉快的研究所生活。 感謝支持我的家人，你們的鼓勵與關懷是支撐我的最大動力，讓我無 後顧之憂的專心於研究，完成此篇論文。 最後，真的感謝所有人的幫忙，僅以此篇論文獻給大家。 潘皇承 謹識 中華民國九十七年一月 新竹 交大

Contents

中文摘要... i Abstract ...ii 誌 謝 ...iii Contents... iv List of Tables...vii

List of Figures ...viii

Chapter 1 序論 ... 1 1.1. 動機... 1 1.2. 輸入訊號的格式... 1 1.3. 論文的編排方式... 4 Chapter 2 時脈資料回復器(CDR)架構 ... 5 2.1. 時脈資料回復的概念... 5 2.2. 以鎖相迴路為基礎的時脈資料回復器 ... 5 2.3. 時脈資料回復器架構... 6 2.3.1. 無參考訊號的架構 ... 6 2.3.2. 有粗條和微調的無參考訊號架構 ... 7 2.3.3. 有參考訊號的時脈資料回復器架構 ... 7 2.3.4. 使用鎖定偵測器的有參考訊號時脈資料回復器 ... 8 Chapter 3 提出的時脈資料回復器架構與系 統分析... 10 3.1. 提出的時脈資料回復器架構 ... 10 3.2. 時脈資料回復器內部各元件的介紹 ... 13 3.2.1. 相位偵測器(Phase detector) ... 13

v 3.2.2. 電荷幫浦(Charge pump) ... 14 3.2.3. 電壓控制振盪器(VCO) ... 15 3.2.3.1. CMOS壓控振盪器原理 ... 15 3.2.3.2. 理想的電壓控制振盪器 ... 16 3.2.3.3. LC諧振振盪器 ... 18 3.2.3.4. 環型振盪器 ... 18 3.2.3.5. LC諧振振盪器和環型振盪器的比較 ... 19 3.2.4. 頻率除法器(Divider)... 20 3.2.5. 迴路濾波器(Loop filter) ... 20 3.3. 相位迴路的線性系統分析 ... 21 3.3.1. 針對每個元件作線性化 ... 21 3.3.2. 迴路濾波器的設計[32]... 22 3.3.3. 如何決定每個元件的參數 ... 24 3.3.3.1. 迴路頻寬和相位雜訊的關係 ... 24 3.3.3.2. 系統的暫態響應 ... 26 3.3.3.3. 迴路頻寬ωc與自然頻率ωn,阻尼比ξ及相位邊限PM的關係 27 3.3.3.4. 抖動容忍(Jitter tolerance) ... 28 3.3.3.5. 抖動轉換(Jitter transfer) ... 30 3.3.4. 總結整個系統的設計流程 ... 30 Chapter 4 一個應用於SPDIF/AES訊號格式的時脈回復器設計 ... 32 4.1. 相位偵測器... 32 4.1.1. Hogge相位偵測器的操作原理... 32 4.1.2. Hogge相位偵測器的非理想效應... 34 4.1.3. Hogge相位偵測器與時脈資料回復器架構的關係 ... 35 4.2. 電荷幫浦... 35

4.3. 頻率偵測器... 39 4.3.1. 頻率偵測器的操作原理 ... 39 4.3.2. 此頻率偵測器的缺點 ... 41 4.3.3. 修正前和修正後的模擬比較 ... 42 4.4. 壓控振盪器... 46 4.4.1. 環型振盪器裡的增益級 ... 46 4.4.2. 複製偏壓電路 ... 47 4.4.3. 差動轉單端電路 ... 48 4.4.4. 壓控振盪器的頻率與設計上的考量 ... 49 4.4.5. 壓控振盪器的模擬結果 ... 50 4.4.6. VCO總結 ... 51 4.5. 頻率鎖定偵測器... 52 Chapter 5 Layout與模擬結果... 54 Chapter 6 結論 ... 66 Reference... 67

vii

List of Tables

表格 1-1 檔頭的格式 ... 3 表格 3-1 不同雜訊來源的轉換函數 ... 24 表格 3-2 系統的各項線性參數表 ... 31 表格 4-1 VCO PreSim總結 ... 51 表格 4-2 VCO PostSim總結... 51

List of Figures

圖表 1-1 輸入訊號的位元格式 ... 2 圖表 1-2 Biphase-Mark-Coding 的編碼方法 ... 3 圖表 2-1 以鎖相迴路為基礎的時脈資料回復器架構 ... 5 圖表 2-2 無參考訊號的時脈資料回復器架構 ... 7 圖表 2-3 有粗條和微調的無參考訊號的時脈資料回復器架構... 7 圖表 2-4 使用兩個壓控振盪器的有參考訊號時脈資料回復器架構... 8 圖表 2-5 使用鎖定偵測器的有參考訊號時脈資料回復器... 9 圖表 3-1改良的無參考訊號時脈資料回復器架構 ... 10 圖表 3-2 數位式的平方率相關頻率偵測器 ... 11 圖表 3-3 提出的時脈資料回復器架構 ... 12 圖表 3-4 相位偵測器的定義 ... 14 圖表 3-5 相位偵測器的特性 ... 14 圖表 3-6 電荷幫浦的定義 ... 15 圖表 3-7 負回授系統 ... 16 圖表 3-8 振盪回授系統的不同觀點 ... 16 圖表 3-9 壓控振盪器的定義 ... 17 圖表 3-10 基本的LC諧振振盪器 ... 18 圖表 3-11 (a)三及單端環型振盪器 (b)四極差動環型振盪器... 19 圖表 3-12 除2的除頻器 ... 20 圖表 3-13 二階的低通濾波器 ... 20 圖表 3-14 相位迴路系統的線性模型... 22

ix 圖表 3-15

( )

( )

1 G s G s + _{的轉換函數特性}... 25 圖表 3-16

( )

1 1 G s+ _{的轉換函數特性}... 25 圖表 3-17 AES3規範的抖動容忍規格... 29 圖表 3-18 抖動轉換函數 ... 30 圖表 4-1 Hogge相位偵測器... 33 圖表 4-2 (a)時脈領先的相位圖 (b)時脈落後的相位圖 (c)時脈鎖定的相位 圖... 33 圖表 4-3 時脈到輸出延遲存在時的鎖定情形 ... 34 圖表 4-4 補償Hogge相位偵測器延遲的方式 ... 34 圖表 4-5 Hogge相位偵測器的轉換特性... 35 圖表 4-6 單端電荷幫浦 (a)開關在汲極 (b)開關在閘極 (c)開關在源極 36 圖表 4-7 利用運算放大器幫助電流匹配的電荷幫浦 ... 37 圖表 4-8 電荷幫浦架構 ... 38 圖表 4-9 電荷幫浦放電波形 ... 38 圖表 4-10 電荷幫浦充電波形 ... 39 圖表 4-11 頻率偵測器架構 ... 39 圖表 4-12 LPE架構及操作方式 ... 40 圖表 4-13 頻率偵測器操作原理 (a) 偵測頻率太慢的情形 (b)偵測頻率太快 的情形... 40 圖表 4-14 在檔頭部份偵測到時脈太快的訊息 ... 41 圖表 4-15 修正後的頻率偵測器(其中Freq_high為了後面接到電荷幫浦的 PMOS開關，所以從Q拉出反向)... 42 圖表 4-16 修正後的頻率偵測器偵測頻率振太快的情形 ... 43 圖表 4-17 修正後的頻率偵測器偵測頻率振太慢的情形 ... 43

圖表 4-18 修正後的頻率偵測器偵測不起振且VCO為高準位時的情形44 圖表 4-19 修正後的頻率偵測器偵測不起振且VCO為低準位時的情形44 圖表 4-20 修正前的頻率偵測器在VCO不起振且為高準位時的情形 ... 45 圖表 4-21 修正前的頻率偵測器在VCO不起振且為低準位時的情形 ... 45 圖表 4-22 環型振盪器裡的增益級電路 ... 46 圖表 4-23 對稱負載的電源對電壓特性 ... 46 圖表 4-24 複製偏壓以定義環型振盪器的振幅 ... 47 圖表 4-25 偏壓電路 ... 48 圖表 4-26 差動轉單端電路 ... 49 圖表 4-27 壓控振盪器PreSim模擬結果 ... 50 圖表 4-28 壓控振盪器PostSim模擬結果... 50 圖表 4-29 頻率鎖定偵測器 ... 53 圖表 5-1 整個晶片的Layout圖 ... 54 圖表 5-2 晶片佈局 ... 55 圖表 5-3 輸入無抖動，TT_27°C時的鎖定情形... 56 圖表 5-4 輸入無抖動，TT_27°C鎖定時的時脈與資料對齊情形 ... 56 圖表 5-5 輸入無抖動，FF_0°C時的鎖定情形 ... 57 圖表 5-6 輸入無抖動，FF_0°C時的時脈與資料對齊情形... 57 圖表 5-7 TT_27℃時，還原時脈的週期分佈情形 ... 58 圖表 5-8 FF_0℃時，還原時脈的週期分佈情形... 59 圖表 5-9 SS_80℃時，還原時脈的週期分佈情形... 60 圖表 5-10 VDD=3.6V時的壓控振盪器模擬結果 ... 61 圖表 5-11 VDD=3.0V時的壓控振盪器模擬結果 ... 61 圖表 5-12 VDD=3.6V_FF_0℃時的電荷幫浦放電波形... 62 圖表 5-13 VDD=3.6V_FF_0℃時的電荷幫浦充電波形... 62

xi 圖表 5-14 VDD=3.0V_SS_80℃時的電荷幫浦放電波形... 63 圖表 5-15 VDD=3.0V_SS_80℃時的電荷幫浦充電波形... 63 圖表 5-16 VDD=3.6V_FF_0℃時，頻率偵測器偵測時脈太快的模擬結果.. ... 64 圖表 5-17 VDD=3.0V_SS_80℃時，頻率偵測器偵測時脈太快的模擬結果 ... 64 圖表 5-18 VDD=3.6V_FF_0℃時，頻率偵測器偵測時脈太慢的模擬結果.. ... 65 圖表 5-19 VDD=3.0V_SS_80℃時，頻率偵測器偵測時脈太慢的模擬結果 ... 65

Chapter 1 序論

在本章我們將介紹時脈資料回復器架構的需求與SPDIF/AES的訊號格 式和論文的編排方式。

1.1. 動機

在通訊系統中，訊號經過長距離的傳送，使得訊號帶有大量的失真抖 動，導致訊號判別困難，因此在接收端中，需要一個時脈資料回復器電路 來偵測其時脈訊號，並進而利用此時脈還原其資料。 在音頻訊號的應用上，系統包含很多不同的取樣頻率[1]，例如44.1KHz 的CD格式，48KHz的DAT資料還有32KHz的DSR資料，這些都是SPDIF的 資料格式，更高階的還有88.2KHz和96KHz AES資料。 本論文希望設計一個以鎖相迴路為基礎的時脈資料回復器電路用來還 原32~96KHz音頻訊號的時脈。

1.2. 輸入訊號的格式

在通訊系統中，為了節省一根ping腳，訊號在傳送前會將資料與時脈編 碼成一個訊號然後才送出，而在接收端接收到此一訊號，必須先解出時脈 然後才能解出訊號的資料，因此瞭解輸入訊號的格式對我們設計時脈資料 還原電路非常重要。參考圖表 1-1[1]，S/PDIF和AES訊號每取樣一次會傳送 兩筆32位元資料，一筆32位元資料前面4個位元是檔頭(preamble)，用來做 同步用，後面4個位元是控制訊號位元，中間24位元則是資料。資料會透過

2 一種叫Biphase-Mark-Coding (BMC)的編碼方式將時脈與資料結合，其編碼 方式參考圖表 1-2，利用兩個Cells來代表一個位元，Data若為1則Cells會被 編碼成10或01；Data若為0則Cells會被編碼成00或11。特點是每個位元間都 會作轉換，使得其時脈的成份比NRZ訊號來的多，不會因為連續好幾個位 元的零或一而讓訊號還原困難。 4 4 20 1

SYNC LSB AUDIO DATA MSB V U C P

M CH1 W CH2 B CH1 W CH2 Frame 0 Frame 191 Frame 1 CH1 W M CH2 AUX 1 Subframe (32 Bit−Cells) sub sub 圖表 1-1 輸入訊號的位元格式

0

1

0

0

1

1

0

1

0 0

1

0

1 0 1 1 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 0

Clock

Digital

Data

Biphase

Mark

Cells

Signal

圖表 1-2 Biphase-Mark-Coding 的編碼方法 在 檔 頭(preamble) 的 部 份 則 並 非 使 用 Biphase-Mark-Coding 的 編 碼 方 式，它是固定的格式用做同步用，如表格 1-1所示。其中檔頭(preamble)B表 示每192 frames的資料區塊的左聲道檔頭(preamble)，檔頭(preamble)M為非 每 個 資 料 區 塊 起 始frame 的 其 他 左 聲 道 檔 頭 (preamble) ， 至 於 檔 頭 (preamble)W則代表每個右聲道的檔頭(preamble)。

Preamble Cell Order

(Last Cell ‘0’) Cell Order (Last Cell ‘1’) “B” 11101000 00010111 “M” 11100010 00011101 “W” 11100100 00011011 表格 1-1 檔頭的格式

4 觀察檔頭(preamble)與Biphase-Mark-Coding所編碼出來的訊號最大的 不同點在於編碼出來最多只會有連續兩個1或0的情形，而在檔頭(preamble) 則出現了連續三個1或0的情形。

1.3. 論文的編排方式

本論文包含六章。在第二章將會介紹傳統的時脈資料回復器架構，第 三章則介紹我們所提出的時脈資料回復器架構並且作系統的線性分析。第 四章介紹架構裡每個元件的電路，第五章為Layout與模擬結果，第六章為 結論。

Chapter 2

時脈資料回復器(CDR)架構

在本章，我們將簡介時脈資料回復器的基本原理及前人所提出的各種 架構。

2.1. 時脈資料回復的概念

在通訊系統中，因為訊號資料經過長距離的傳送，加上外界訊號的干 擾，造成訊號的失真，導致在接收端接受訊號時無法判別或者判別錯誤， 因此我們需要一個時脈資料回復器的電路來還原失真的訊號。它的概念是 利用鎖相迴路的觀念，從失真的訊號中得到一個可還原資料的時脈，再利 用此時脈對失真的訊號重新取樣[2][3]。

2.2. 以鎖相迴路為基礎的時脈資料回復器

Data in

detectorPhase Chargepump LPF VCO

Recovery data Recovery clock Decision circuit 圖表 2-1 以鎖相迴路為基礎的時脈資料回復器架構 圖表 2-1為一個以鎖相迴路為基礎的時脈資料回復器架構，它是一個回 授型誤差控制系統 ，包含了以下幾個構成方塊。

6 (1)相位偵測器(Phase detector):一個線性的相位偵測器，用來比較輸入 資料與還原時脈的相位誤差。 (2)電荷幫浦(Charge pump):將相位誤差轉換成電流對後端低通濾波器 的電容做充放電。 (3)低通濾波器(LPF):用來穩定整個閉迴路系統並將前端的訊號作濾 波，產生後端壓控振盪器所需的直流電壓。 (4)壓控振盪器(VCO):一個電壓控制的時脈產生器，所產生的時脈會回 授回去與輸入訊號作比較。 (5)取樣電路(Decision circuit):在閉迴路系統穩定後，利用壓控振盪器所 產生的時脈對輸入訊號作取樣。

2.3. 時脈資料回復器架構

以鎖相迴路為基礎的時脈資料回復器有許多不同的架構，在此節簡單 介紹[4]。

2.3.1. 無參考訊號的架構

圖表 2-2顯示了一個無參考訊號的時脈資料回復器架構[5]，它包含了相 位偵測器、頻率偵測器、電荷幫浦、低通濾波器還有壓控振盪器。當電源 打開或者相位無法鎖定時，頻率偵測的迴路(Loop II)會先運作把壓控振盪器 的頻率拉到接近輸入頻率，直到這頻率誤差小到相位偵測的迴路的鎖定範 圍內，相位偵測的迴路(Loop I)會接管，最終將時脈和輸入資料的相位鎖到 一樣。此架構的缺點為兩個迴路會交互運作互相干擾，可能會使得相位無 法鎖定，而且即便頻率迴路已鎖定，它仍然會產生一些額外的脈波來干擾 壓控振盪器的控制電壓。

detectorPhase Charge LPF Loop I Loop II VCO Charge pump2 pump1 detector Frequency Recovery data Data in 圖表 2-2 無參考訊號的時脈資料回復器架構

2.3.2. 有粗條和微調的無參考訊號架構

detectorPhase Charge

Charge pump2 pump1 detector Frequency Recovery data Data in _VCO fine coarse LPF1 LPF2 圖表 2-3 有粗條和微調的無參考訊號的時脈資料回復器架構 圖表 2-3顯示了一個擁有對壓控振盪器作粗調和微調的架構。它允許使 用不同的低通濾波器(或稱之為迴路濾波器)，因此頻率偵測迴路的頻寬可以 設計的比相位偵測器頻寬來的小很多以降低頻率迴路對相位偵測迴路的干 擾。

2.3.3. 有參考訊號的時脈資料回復器架構

圖表 2-4為一個有參考訊號的時脈資料回復器架構[6]，因為系統會提供 一個參考訊號時脈到頻率偵測的迴路，所以它的頻率偵測器不需要從輸入 資料還原時脈。此架構藉由Loop II先將VCO2鎖定到參考訊號的倍數頻當作

8 粗調，由於VCO1會設計的跟VCO2一樣，VCO1的頻率會跟VCO2非常接 近，之後再藉由Loop I完成微調的工作。但是此架構有個很大的缺點是兩個 VCO的特性因為製程漂移因素的影響可能會不同，甚至即使兩個VCO完全 的匹配，經過長通道而來的輸入資料與接收端內部石英振盪器的頻率也很 難完全一樣。如此的不匹配性會增加錯誤位元數的發生，同時也會影響系 統的穩定性。 RD =VSS Data in Fref _PFD Phase detector Charge pump1 Charge pump2 LPF2 LPF1 C1 fine coarse VCO1 VCO2 Divider Loop I Loop II 圖表 2-4 使用兩個壓控振盪器的有參考訊號時脈資料回復器架構

2.3.4. 使用鎖定偵測器的有參考訊號時脈資料回復器

圖表 2-5所示為一個僅使用一個壓控振盪器的有參考訊號時脈資料回 復器，它避免了圖表 2-4架構兩個壓控振盪器不匹配所造成的不良影響。它 的原理為一開始Loop II先工作，當鎖定偵測器(Lock detector)偵測到經過除 頻後的頻率與參考頻率的誤差非常小後，它會將Loop II關掉然後啟動Loop I，再將壓控振盪器的頻率與相位更進一步的鎖定到跟資料一樣。然而在使 用這種架構時，從Loop II跳到Loop I的開關切換設計要非常小心以避免這個 過程造成過大的壓控振盪器輸入電壓變化，使得壓控振盪器的頻率掉出 Loop I可允許的鎖定範圍。

Loop I VCO Lock Fref Loop II LPF fout PFD Divider detector Phase detector pump1 Charge Charge pump2 Data in 圖表 2-5 使用鎖定偵測器的有參考訊號時脈資料回復器

10

Chapter 3 提出的時脈資料回復器架構與系

統分析

在本章，我們將介紹所提出的時脈資料回復器架構並與之前的架構作 比較。然後，我們會針對我們的架構作線性系統的分析。

3.1. 提出的時脈資料回復器架構

在我們的應用中，我們所要接收並還原的是2.048 Mbit/s~6.144 Mbit/s 的SPDIF/AES訊號，由於處理的最低訊號2.048 Mbit/s跟最高訊號6.144 Mbit/s的頻率相差三倍，所以只用一個相位偵測的迴路是無法鎖定的，同時 也不容易使用圖表 2-4及圖表 2-5的有參考訊號的時脈資料回復器架構，因 為我們很難找到一個參考訊號來對這麼寬的輸入訊號範圍作匹配。所以， 我們從無參考訊號架構的方向著手。 detectorPhase detector Frequency NRZ data VCO LPF1 LPF2

after frequency lock Remove FD path clock Recovery Recovery data Decision circuit detectorEdge 2 圖表 3-1改良的無參考訊號時脈資料回復器架構 圖表 3-1所示為一個改良後的無參考訊號時脈資料回復器架構。此架構 一開始由Richman [7]所提出，然後由Belliso [8]加以改良。

其操作方法如下。首先兩個迴路都會同時運作並且經由比較輸入的 NRZ訊號產生錯誤訊號來調整壓控振盪器的頻率。接著，頻率鎖定迴路會 將壓控振盪器的頻率慢慢的鎖到輸入訊號的頻率，當鎖定之後，此數位式 的平方率相關頻率偵測器(digital quadricorrelator frequency detector)，如圖表 3-2，會自動的將頻率偵測迴路關掉，因為此頻率偵測器的特性是當頻率鎖 定時，它的輸出不會產生任何的訊號，也就是說它完全不會對後端迴路濾 波器作充放電的動作，如此它便不會對壓控振盪器的輸入電壓產生任何的 干擾。 D Q1 Q D D Q D Q Q Q3 Q4 Q2 Iclk Qclk D D Q Q Q5 Q6 data NRZ

Δ

t 圖表 3-2 數位式的平方率相關頻率偵測器 然而此種架構依然不適用在我們的應用，因為雖然它的頻率鎖定範圍 已經比傳統的頻率偵測器[9][10][11]來的大的多(15% → 50%)，但是明顯的 50%的頻率鎖定範圍還是無法用來處理我們的輸入訊號。 到目前為止，我們知道要處理我們的輸入訊號，我們需要相位偵測和 頻率偵測兩個迴路，同時所使用的頻率偵測器必須要有非常大的頻率偵測 範圍。Toifl和Moreira在1998年提出了一個頻率偵測器架構[12]，此架構對 Biphase和NRZ訊號擁有無限的鎖定範圍，所以我們採用此架構當作我們的 頻率偵測器，但是此架構在頻率鎖定時，由於資料檔頭(preamble)的緣故，

12 造成它的輸出並非是零，也就是說即使頻率鎖定的狀況，它依然會產生不 必要的充放電訊號，持續性地干擾壓控振盪器的輸入電壓。 此干擾的量是可觀的，所以我們希望頻率偵測的迴路能夠在拉近壓控 振盪器的頻率之後關掉，但它又不像數位式的平方率相關頻率偵測器一樣 可以自動的關掉，因此我們需要一個額外的頻率鎖定偵測器來判讀頻率誤 差的量，當此誤差量小於某個範圍，迴路應該由頻率偵測迴路切換至相位 偵測迴路。礙於輸入訊號有多種不同的頻率，我們無法使用一個既定頻率 的參考訊號來做頻率比較的動作，所以我們設計了一個新的頻率鎖定偵測 器，它的輸入由頻率偵測器提供，控制時脈則由壓控振盪器提供，整個所 提出的時脈資料還原器架構如圖表 3-3所示。 Loop I clock LPF2 Loop II VCO LPF1 Recovery pump1 Divider2 Charge pump2 Lock detector Biphase signal Divider1 Frequency detector

detectorPhase Charge

3.2. 時脈資料回復器內部各元件的介紹

以鎖相迴路為基礎的時脈資料回復器架構其理論相當繁雜，在此我們 就做一簡單的分析。參照圖表 3-3，Loop I為主要的核心迴路，它主導了整 個電路穩定時的抖動效能，在設計上，整個迴路的頻寬會設計的非常小以 降低輸入抖動的影響。Loop II則是用來加快鎖定時間，它縮短了迴路在暫 態的時間，當迴路趨近於穩定時，Loop II會關掉，也就是說它並不會影響 系統穩態時的效能，因此在設計上，我們只要確保其系統是穩定的即可。 以下我們便針對各元件作介紹。

3.2.1. 相位偵測器(Phase detector)

前面提過以鎖相迴路為基礎的時脈資料回復器類似一個閉迴路系 統，而相位偵測器便是扮演其中誤差放大器的腳色。在定義上，相位偵測 器為一個平均輸出電壓Vout與其兩個輸入端之間相位差Δφ呈線性關係的 電路(如圖表 3-4)，在理想狀況下，Δ =φ 0時，輸出平均電壓Vout會等於零。 而此直線的斜率KPD稱之為相位偵測器的增益，其單位為V/rad。由於輸入 的biphase訊號並非週期性的訊號，所以我們不能使用一般的相位/頻率偵測 器的電路[4]。而biphase訊號與NRZ訊號又是一體之兩面[13]，所以我們可 以使用線性(如Hogge相位偵測器[14])或非線性的Bang-Bang相位偵測器(如 Alexander相位偵測器[15])來處理biphase訊號。參考圖表 3-5，線性偵測器 的優點在於它比Bang-Bang相位偵測器對電壓控制線上的變化量較小，因 此壓控振盪器的輸出會有較低的抖動[16]，同時它也比非線性的Bang-Bang 相位偵測器容易模組化，但是其缺點為在高速時會有正反器時脈到輸出延 遲的問題[17][18][19]。而非線性的Bang-Bang相位偵測器則廣泛地應用在 高速電路中[20][21][22]，但其增益與系統中的抖動量有關[23]，使得整個

14 鎖相迴路的迴路頻寬設計可能無法達到通訊抖動規格的規範。由於我們所 要處理的輸入訊號的速度並非非常高速，所以衡量之後採用線性相位偵測 器是比較適合在我們的應用之中。 φ Δ Vout V1(t) V2(t) Vout(t)

Phase

detector

圖表 3-4 相位偵測器的定義 −180o +180o Δφ −180o +180o Δφ 0 T 2 T 0 −T T Up−Down

(b)Bang−bang Phase Detector (a)Linear Phase Detector

0 圖表 3-5 相位偵測器的特性

3.2.2. 電荷幫浦(Charge pump)

傳統的鎖相迴路(型態1)是將相位偵測器的輸出直接接到迴路濾波器， 當相位偵測每執行一次相位比較，電荷會注入到迴路濾波器的電容上，但 因為電容效應的關係，電荷會逐漸的減少。若加上電荷幫浦的電路(如圖表 3-6)，此電路可視為一個固定對迴路濾波器充電或放電的定電流源，其中相 位偵測器的輸出Up訊號控制電荷幫浦對迴路濾波器充電，輸出Down訊號則

控制電荷幫浦對迴路濾波器放電，理想的電荷幫浦其充電電流與放電電流 必須相等，當每次相位比較時，只要有誤差的產生，此誤差脈衝訊號經由 電荷幫浦將持續穩定地注入電荷至電容中迫使壓控振盪器的輸入電壓改 變，換句話說，對一個有限輸入誤差，輸出最後會變成+∞或−∞ ，也就是 說相位偵測器與電荷幫浦的結合電路，其增益為無限大。 =VSS =VSS DD V

S

₂

S

₁

I

I

₁

C2

2

I

1

= I

2

Up

Down

圖表 3-6 電荷幫浦的定義

3.2.3. 電壓控制振盪器(VCO)

3.2.3.1. CMOS壓控振盪器原理

根據巴克豪森條件(Barkhausen’s Criteria)，一個負回授系統(如圖表 3-7)，若此系統滿足公式(1)和(2)兩個條件，則電路會在ω₀振盪。為了確保 在製程和溫度變化下電路仍能振盪，一般來說，我們設計迴路增益至少為 所需值的二到三倍。

16

( )

0 1 H ω ≥ (1)

(

0

)

180 H jω ∠ = D ₍₂₎ Vout H(jw) Vin + − 圖表 3-7 負回授系統 H(jw) + − 180 360 H(jw) 0 H(jw) + + + + 圖表 3-8 振盪回授系統的不同觀點 事實上對正回授系統而言，我們亦可使系統產生振盪，如圖表 3-8所 示。圖表 3-8 (b)與(c)也符合公式(2)，(b)與(c)的差別在前者的開路迴路放大 器具有適當極性的足夠組態以提供ω₀之相位偏移360D_{，而後者則無相位誤差} 產生。對於一個符合振盪條件的迴路系統，其系統將會在頻率ω₀無限制的 放大雜訊，直到系統本身的非線性限制此放大而停止，此時系統處在穩態 振盪的狀態。

3.2.3.2. 理想的電壓控制振盪器

圖表 3-9所示為一理想的電壓控制振盪器的定義，它是一個輸出頻率為 控制電壓之線性函數的電路，

0

out KVCO Vcont

ω =ω + • (3)

在 此ω₀ 代 表Vcont =0 時 的 頻 率 ， 我 們 稱 之 為 自 發 頻 率(free-running

fre-quency)。而KVCO代表壓控振盪器的增益，ω ω2− 1則稱之為調諧範圍(tuning

range)。一個理想可用的電壓控制器必須盡可能的符合以下的規格: (1) 調諧的線性度: 一個理想的電壓控制振盪器必須在整個調諧範圍都 有固定的增益KVCO。 (2) 輸出信號的純度: 電壓控制器的相位雜訊將會造成輸出時脈無法呈 現完美的週期性，因此相位雜訊要盡可能的最小化。 (3) 供應電壓的敏感度和共模排斥: 振盪對於雜訊是相當敏感的，特別 是從VDD所耦合過來的數位電路切換雜訊會嚴重干擾輸出頻率，因此 我們必須盡可能的降低雜訊的干擾，通常，會透過差動架構及其他 電路技巧來降低。 (4) 調諧範圍: 壓控振盪器的調諧範圍必須在溫度和製程變化下依然能 夠涵蓋所需要的振盪頻率範圍。

Vcont

VCO

ω_out

V V V ω ωout 1 2 2 ω ω0 1 K_vco cont 圖表 3-9 壓控振盪器的定義 現今CMOS電路中最常使用兩種振盪器架構為LC諧振振盪器和環型振 盪器。

18

3.2.3.3. LC諧振振盪器

LC諧振的基本原理是利用主動放大器補償諧振埠寄生電阻R所造成的 消耗，如圖表 3-10，主動放大器的轉導為Gm，則所需的Gm值以及所得到的 諧振頻率為[24]: 1 m G R = (4) 0 1 LC ω = (5)

G

+

−

m

C

L

R

V

_SS

V

_SS

V

_out

圖表 3-10 基本的 LC 諧振振盪器 由公式(5)可知LC諧振振盪器可經由改變電容(C)或電感(L)來控制振盪器的 振盪頻率，但是通常電感的感值是不容易改變的，因此大部分都是藉由電 壓來改變電容值以改變振盪頻率。

3.2.3.4. 環型振盪器

環型振盪器(如圖表 3-11)是由反向器或共源極放大器串接而成的，其串 接的最小級數為三，振盪頻率則由串接的級數和每級的延遲時間所決定， 如公式(6)，其中 f₀為振盪頻率，N為串接的級數，TD則為每級的延遲時間。

當串接的級數越多，頻率會越低，一般串接的級數為奇數個，但若使用差 動的架構，透過反接一級則可允許使用偶數個的級數，如圖表 3-11(b)所示。 0 1 2 _D f N T = • • (6)

(a)

+ − + − + + − − + − + − + − + −

(b)

圖表 3-11 (a)三及單端環型振盪器 (b)四極差動環型振盪器 由公式(6)可知，在固定級數下，藉由電壓改變每級的延遲時間可改變 振盪頻率。

3.2.3.5. LC諧振振盪器和環型振盪器的比較

環型振盪器的優點在於輸出振幅較大，如此它的協調範圍很寬，然而 環型振盪器沒有像LC諧振振盪器具有諧振埠來穩定頻率，同時環型振盪器 有較多的主動電路，因此通常環型振盪器的相位雜訊比較大。 LC諧振振盪器雖然有較佳的相位雜訊效能，但因為電感的緣故，它的 面積會非常大，同時它的協調範圍並沒有像環型振盪器那麼寬[25]-[30]。

20

3.2.4. 頻率除法器(Divider)

由於頻率偵測器[12]是針對Biphase訊號來產生誤差訊號，而Hogge相位 偵測器[14]是針對NRZ訊號來產生誤差訊號，兩者差了兩倍的頻率，因此我 們設計讓壓控振盪器振盪在NRZ訊號的頻率範圍，至於Biphase訊號所需要 的時脈則是讓壓控振盪器的輸出經由一個除以二的除頻器(如圖表 3-12)來 產生。

CK

_{in out}

Qb

Q

CK

D

CK

圖表 3-12 除 2 的除頻器

3.2.5. 迴路濾波器(Loop filter)

迴路濾波器介於電荷幫浦和壓控振盪器之間，它用來穩定整個閉迴路 系統，同時更重要的它能夠濾掉高頻的雜訊使得壓控振盪器的輸入電壓不 會有太大的變化，而讓壓控振盪器所產生的時脈抖動量變小。圖表 3-13所 示為一個二階的低通濾波器用來當作迴路濾波器。

R2

C2

C1

圖表 3-13 二階的低通濾波器

3.3. 相位迴路的線性系統分析

3.3.1. 針對每個元件作線性化

參照圖表 2-1的架構，我們要設計一個二階的低通濾波器使得整個閉迴 路能夠穩定並且能符合AES3和IEC60958-4的規格。要分析整個系統我們必 須先把相位偵測器和電荷幫浦及壓控振盪器線性化，首先參照[31]，Hogge 相位偵測器在₊φ = ±180D_{時，平均輸出電壓會達到最大或最小值，超過180}D_電 路特性會等於從−180D_{開始重複，此特性告訴我們Hogge相位偵測器在倍數} 的頻率都是有可能鎖定的，其次並透露出我們可將Hogge相位偵測器以 1 π 的 模型來表示。然而Hogge相位偵測器的增益與輸入訊號的資料密度又呈現正 相關性，因此我們將Hogge相位偵測器的增益KPD表示為: 1 PD T K D π = • (7) 其中D_T代表輸入訊號的資料密度。 電荷幫浦的運作是將相位偵測器所產生的相位誤差經由定電流源對後 端迴路濾波器作充放電，因此我們可將電荷幫浦以ICP的模型來表示，其中 CP I 為定電流源的電流大小，單位為A。

由於相位的微分等於頻率，且根據公式(3)可知，ω_out =ω₀+K_VCO•V_cont，

因此， 0 0 0 out out VCO cont dt t K V dt φ ω φ ω φ = + = + • +

∫

∫

(8) 對於鎖相迴路系統，我們可將壓控振盪器視為輸入控制電壓Vcont和輸出多餘 相位φex的系統: ex KVCO Vcontdt φ = •

_∫

(9)

22 由公式(9)可知壓控振盪器為一個理想積分器的模型，對公式(9)作拉普拉斯 轉換可得壓控振盪器的轉移函數: ( ) ex VCO cont K s V s φ _{= (10)} 若將KVCO單位從rad V/ 換成Hz V/ ，則壓控振盪器的轉移函數為: 2 ( ) ex VCO cont K s V s φ π• = (11)

3.3.2. 迴路濾波器的設計[32]

經由以上的推導，現在我們可將相位迴路系統以圖表 3-14的模型來表 示。 Hogge detector VCO T D filter Loop pump Charge F(s) 1 in φ 2π_sK_vco φ_out π + − I_CP 圖表 3-14 相位迴路系統的線性模型 迴路濾波器(Loop filter)為如圖表 3-13所示的二階低通濾波器，其轉換 函數為: 1 2 ( ) (1 1) s T F s s Ctot s T + • = • • + • (12) 其中

2 2 2 2 2 1 1 1 2 T R C R C C T Ctot Ctot C C = • • • = = + (13) 對於PRBS的輸入訊號，輸入資料密度D_T =0.5，因此系統的開迴路增益 為(H s( ) 1= ): 2 1 2 ( ) ( ) (1 1) cp VCO I K _{s T} G s H s Ctot s s T • _{+ •} • = • • + • (14) 令開迴路增益在迴路頻寬ωc時等於一可得:

(

)

(

)

2 2 2 2 2 1 2 1 2 1 1 1 cp VCO c T I K C T Ctot T c c T ω ω ω + • • • = = • + • (15) 同時由公式(14)可知開迴路在迴路頻寬ωc時的相位邊限(Phase Mar-gin)φ為: 1 1 180 tan ( c T2) tan ( c T1) φ ₌ D₊ − ω _{• −} − ω _{• (16)} 為了確保迴路在迴路頻寬穩定，我們設計讓迴路在迴路頻寬有最大的 相位邊限，因此我們可對公式(16)在迴路頻寬時微分並令它等於零，可得: 2 2 2 2 2 1 0 1 2 1 1 c d c T c T d _{ω ω} c T c T φ ω ω ω ₌ ω ω • • = = − + • + • (17) 由公式(17)可推得: 2 1 1 2 c T T ω = • (18) 將公式(18)的結果代入公式(16)可得:

( )

( )

2 sec tan 1 1 2 1 T c T c T φ φ ω ω − = = • (19) 總結以上我們可計算迴路濾波器的電阻和電容值為:

24 1 1 2 2 1 2 2 2 T C Ctot T C Ctot C T R C = • = − = (20)

3.3.3. 如何決定每個元件的參數

上節雖然推導出迴路濾波器電阻和電容值的算法，但是我們必須先給 定迴路頻寬ωc，相位邊限(PM)φ，壓控振盪器的增益K_VCO和電荷幫浦的電 流ICP才能算出電阻和電容。通常KVCO和ICP可由電路設計完後量測可得，至 於迴路頻寬和相位邊限則與所需的抖動規格有關。

3.3.3.1. 迴路頻寬和相位雜訊的關係

參照圖表 3-14，且根據控制理論，我們可計算每個元件所貢獻雜訊對 系統的等效轉換函數，整理如表格 3-1: 雜訊來源 相關的轉換函數 輸入訊號

( )

( )

1 G s G s + 相位頻率偵測器/電荷幫浦

( )

( )

1 1 CP G s I • +G s 壓控振盪器 1 1+G s( ) 表格 3-1 不同雜訊來源的轉換函數 參照公式(14)和(16)及 G j

(

•ωc

)

•H j( •ωc) =1可得:

( )

( )

( )

1 1 for c G s G s for c G s ω ω ω ω << ⎧⎪ ≈ ⎨ _>> + _⎪⎩ (21)

我們可繪得此方程式如圖表 3-15:

1+G(s)

G(s)

1

G(s)

Frequency

ω

_c 圖表 3-15

( )

( )

1 G s G s + 的轉換函數特性 同時對於壓控振盪器的轉換函數

( )

1 1 G s+ 我們可得:

( )

( )

1 1 1 1 for c G s G s for c ω ω ω ω ⎧ _<< ⎪ ≈ ⎨ + _⎪ >> ⎩ (22) 同樣我們可描繪此方程式如圖表 3-16: G(s) 1

1+G(s)

1

1

1

ω

_c Frequency 圖表 3-16

( )

1 1 G s+ 的轉換函數特性

26 由以上的推論可知，為了濾掉輸入訊號和相位偵測器/電荷幫浦所引入 的相位雜訊，我們設計讓迴路頻寬盡可能的小，然而壓控振盪器的轉換函 數顯示了一個高通的特性，這代表較低的迴路頻寬導致較差的壓控振盪器 雜訊濾波效果，在此，迴路頻寬的設計產生折衷的考量，通常在時脈資料 回復器的應用當中，由於接收的訊號經過通道而來受到很大的干擾，會對 電路產生很大的雜訊影響，因此在時脈資料回復器的應用當中，我們會設 計讓迴路頻寬小一點，至於壓控振盪器的雜訊影響則藉由電路設計的技巧 來盡可能的降低。

3.3.3.2. 系統的暫態響應

要更精確地決定迴路頻寬ωc的值，我們要先從系統的暫態響應分析 起。參照系統的開迴路轉移函數公式(14)，我們可得系統的閉迴路轉移函數

( )

CL s 公式為: 3 2 (1 2) ( ) 1 2 CP VCO CP VCO CP VCO I K s T CL s s T Ctot s Ctot s I K T I K • • + • = • • + • + • • • + • (23) 由初值定理(公式(24))可知，高階項對系統的暫態響應影響較小，

( )

₀

( )

lim lim s→∞s Y s• = t→ y t (24) 因此我們忽略分子的三階項(忽略C1)，所以 2 2 2 1 0 2 T R C T Ctot C = • = = (25) 如此可將閉迴路系統近似為一個二階系統CL_2nd

( )

s :

( )

(

)

(

)

2 2 2 1 2 2 1 2 2 2 2 CP VCO nd CP VCO CP VCO CP VCO CP VCO CP VCO I K s T CL s s Ctot s I K T I K I K s T C I K s s I K R C • • + • = • + • • • + • • • + • = • + • • • + (26) 公式(26)可被寫為標準二階的形式:

( )

2 2 2 2 2 2 nd n s n CL s s n s n ξ ω ω ξ ω ω • • • + = + • • • + (27) 其中 2 CP VCO I K n C ω = • (28) 2 2 2 CP VCO R I C K ξ = • • (29) 此閉迴路系統的零點為 1 1 2 2 2 2 n z T R C ω ω ξ − − − = = = • • (30) 極點則為(在ξ >1的情況) 2 1,2 1 p n n ω = − •ξ ω ± ξ − •ω (31)

3.3.3.3. 迴路頻寬

ωc

與自然頻率

ωn

,阻尼比

ξ

及相位邊限

PM

的關係

由公式(19),(26)及(28)可得

(

)

2 sec tan n c ω _{ω φ φ} ξ = • • − (32) 由公式(15)，(25)及(28)

28

(

)

(

)

2 2 2 2 1 2 1 2 1 1 CP VCO c T CP VCO I K I K C C c c T n ω ω ω ω + • • • = + = + • (33) 將公式(19)及(32)代入(33)可得 2 4 2 2 1 1 2 c c n n _n c ξ ω ω ω ω _ω ξ ω • • ⎛ ⎞ + ⎜ ⎟ ⎛ ⎞ ₌ ⎝ ⎠ ⎜ ⎟ ⎝ ⎠ ⎛ ⎞ + ⎜ _{• •} ⎟ ⎝ ⎠ (34) 由公式(34)解得 2 c n ω = • •ξ ω (35) 將公式(35)代入(32): 2 1 sec tan 4 φ φ ξ − = • (36)

3.3.3.4. 抖動容忍(Jitter tolerance)

系統的相位雜訊使時脈產生抖動，同時輸入訊號本身也帶有大量的抖 動，通常我們會將抖動以每個位元週期的方式來表示，稱之為單位間隔時 間(unit interval, UI)。

抖動容忍的規格代表時脈資料回復器迴路能夠容忍多少的輸入抖動而 不致增加位元錯誤率，在一個固定頻率下，當輸入訊號的相位大到超過0.5UI 時，取樣點將會跑到資料轉換的邊緣而產生位元錯誤，所以不增加位元錯 誤的條件為: 1 2 in out UI φ −φ < (37) 上式也等於

( )

1

( )

1 , 2 in H s UI where H s out in φ ⎡_⎣ − ⎤_⎦< =φ φ (38) 所以

( )

0.5 1 in UI H s φ < − (39) 因此我們將抖動容忍表示為

( )

0.5

_{( )}

1 JT G s H s = − (40) 參照公式(27)，

( )

2 2 2 1 2 2 JT s ns n G s s ξω ω + + = (41) 因此此轉換函數的零點為時脈資料回復器閉迴路系統的極點，兩個極點則 在零。故此系統以40dB/dec的速度往下掉，在頻率大於第二個極點位置後 會趨近於0.5UI。。 AES3和IEC60958-4規範了如圖表 3-17所示的抖動容忍規格。由公式 (31)及(35)可得迴路頻寬ωc稍大於第二個極點，而由圖表 3-17可知第二個極 點頻率至少要大於4kHz，因此選擇迴路頻寬ωc大於10kHz能確保系統符合 抖動容忍的規格。 0.1 10 100 1 1 10 100 1031 10411051 106 200Hz, 10UI 8000Hz, 0.25UI Acceptable region tolerance(UI) Jitter Jitter frequency(Hz) 圖表 3-17 AES3 規範的抖動容忍規格

30

3.3.3.5. 抖動轉換(Jitter transfer)

由(30)及(31)可知零點總是比極點先出現，所以會產生抖動峰值JP(如圖 表 3-18)， 0dB

ω

_p1

ω

z _p2

ω

_ω

(log scale) 20log H J P 圖表 3-18 抖動轉換函數 AES3及IEC60958-4規範JP不得大於2dB，而: 1 P p J z ω ω = (42) 由公式(30)及(31)代入(42)得到JP只跟系統阻尼比ξ有關，而由公式(36)可知 阻尼比與相位邊限PM有一關係式存在，最後可推得相位邊限PM >72D可使 P J <2dB。

3.3.4. 總結整個系統的設計流程

我們歸納整個時脈資料回復器電路的系統設計流程如下: (1)根據輸入訊號的頻率範圍設計壓控振盪器，然後從模擬結果量測得參數 VCO K 。 (2)設計電荷幫浦，由模擬量測得參數ICP。

(3)由AES3及IEC60958-4所規範的抖動容忍和抖動轉換規格，決定適當的迴 路頻寬ωc與相位邊限PM。 (4)根據以上參數算出迴路濾波器的電阻和電容值。 (5)如果算出來的電阻和電容值不太理想可藉由重新設計電荷幫浦的電流源 大小來調整。 下表為系統所算出來的電阻電容值，其中15KHz為設計的頻率，200KHz 是為了快速模擬暫態鎖定行為所採用的規格。 迴路頻寬ωc 15KHz 200KHz 相位邊限PM 75D 75D 電荷幫浦電流I_CP 10 Aμ 10 Aμ VCO增益KVCO 10MHz V/ 10MHz V/ 2 R 959Ω 12.755kΩ 2 C 84nF 472.67 pF 1 C 1.482nF 8.337 pF 表格 3-2 系統的各項線性參數表

32

Chapter 4 一個應用於SPDIF/AES訊號格式的

時脈回復器設計

在本章我們將討論應用於SPDIF/AES訊號格式的時脈回復器電路設 計，所使用的製程是TSMC CMOS 0.35um 2P4M的製程。延續第三章所介紹 的架構，我們將對相位偵測器，頻率偵測器，電荷幫浦，壓控振盪器和鎖 定偵測器作更進一步的分析。

4.1. 相位偵測器

4.1.1. Hogge相位偵測器的操作原理

我們所使用的相位偵測器是在時脈資料回復器被廣泛利用的Hogge相 位偵測器[14]，它是由兩個D型正反器和兩個互斥或閘(XOR)所構成，如圖 表 4-1。輸入D_in經過FF1取樣後得到B，然後將D_in與B作XOR得到Y，Y的 波形顯示了輸入Din與CK 的相位差。雖然Y顯示了相位偵測的功能，但是卻 有可能產生相位差不同而等效控制脈波一樣的矛盾狀況，例如如果輸入資 料密度變為兩倍而相位差變為二分之一，所得到的控制脈波時間會一樣 長，因此出現不同相位差卻有相同直流位準的狀況。為了避免這種非唯一 現象，Hogge相位偵測器多加了一組D型正反器和XOR來產生訊號X，訊號 X 的波形隨著每次CK 變化產生一個固定為CK半週期的脈波當作一參考訊 號，因此Y與X訊號的結合便能消除上述的非唯一現象。

Hogge相位偵測器的輸出接到如圖表 3-6的電荷幫浦架構，其中因為我 們的壓控振盪器是負斜率的形式，所以Hogge的輸出和電荷幫浦之間要反 接，也就是Y會接到電荷幫浦的Down端控制 NMOS開關，X 則經由一反向 器接到電荷幫浦的Up端控制PMOS開關，在不同相位的對電容充放電情形 如圖表 4-2所示，而在鎖定時，CK 的上升邊緣會對準每個位元的中心點， 因此訊號B即為還原過的資料。

Din

D

Q

D

Q

CK

FF2

FF1

B

A

X

Y

圖表 4-1 Hogge 相位偵測器 Din CK Din CK (a) (b) (c) Din CK B A Y X Vctrl Vctrl X Y A B B A Y X Vctrl 圖表 4-2 (a)時脈領先的相位圖 (b)時脈落後的相位圖 (c)時脈鎖定的相位 圖

34

4.1.2. Hogge相位偵測器的非理想效應

由於正反器的非理想效應，正反器的時脈到輸出(Clock to Q)的延遲，

將會導致訊號B較慢上升，因此在鎖定時，CK的上升邊緣將不會是在資料

的中心點，也就是還原的資料不是在最佳取樣點得到(如圖表 4-3)，如此的 情形會增加誤碼率(Bit error rate)的提升。

Din CK B Y ΔT 圖表 4-3 時脈到輸出延遲存在時的鎖定情形 為了改善這種狀況，我們可以利用圖表 4-4的方式插入額外的延遲來匹配正 反器的時脈到輸出延遲，而為了讓這兩個延遲的變異量在製程的變異下仍 然能夠相等，我們所使用的延遲元件為等同正反器的兩個鎖存器，只是這 兩個鎖存器的時脈接成同向而非反向當作讓訊號延遲通過。 Din D Q D Q CK FF2 FF1 B A ΔT _Y X 圖表 4-4 補償 Hogge 相位偵測器延遲的方式

4.1.3. Hogge相位偵測器與時脈資料回復器架構的關係

在使用Hogge相位偵測器有兩個要特別注意的特性。 (1) Hogge相位偵測器將輸入訊號當作NRZ訊號，並且時脈的上升邊緣會鎖 定在NRZ訊號的位元中心點。 (2) 參照圖表 4-5[31]，相位偵測器有可能鎖到倍數倍的頻率，所以時脈資料 回復器架構需要頻率偵測器迴路一方面縮短系統的鎖定時間，另一方面 避免相位偵測器鎖到錯誤的頻率。

−π

π

2π

−2π

0 1 2

Phase

error

phase detector

Average output of

1 2 圖表 4-5 Hogge 相位偵測器的轉換特性

4.2. 電荷幫浦

電荷幫浦用來將前面相位或頻率偵測器的誤差訊號轉換成電流對迴路 濾波器作充放電。參照圖表 4-6[33]，根據開關位置的不同而有三種基本架 構，圖表 4-6(a)的架構開關位在汲極，當開關關掉時，M1的汲極會放電到 0V，當開關重新打開時， M1的汲極電壓會從0V上升到電容上的控制電壓 CTRL V ，這過程M1將會有一段時間位於三極管區，產生峰值電流(peak

cur-36 rent)，同樣的情形也會發生在M4的汲極端，由於這兩個峰值電流很難匹配， 因此會造成控制電壓VCTRL的跳動。圖表 4-6(b)則為開關作在閘極端，如此能 確保兩個電流源都永遠維持在飽和區，但是這種架構有切換速度的問題， 因此通常都使用圖表 4-6(c)的架構將開關作在源極端。 M4 M3 M1 M2 OUT DD V DW I I_UP M3 M1 M4 M3 M1 UP DW OUT DD V DW I I_UP M2 M4 UP DW (a) (b) (c) OUT DD V DW I I_UP M2 DW UP 圖表 4-6 單端電荷幫浦 (a)開關在汲極 (b)開關在閘極 (c)開關在源極 電 荷 幫 浦 最 重 要 的 就 是 上 下 兩 個 電 流 源 電 流 要 匹 配 ， 參 照 圖 表 4-7[34]，MN0,MN2和MN4形成一組電流鏡，因此: 1 4 I =I (43) 而MP1和MP3形成另一組電流鏡，因此: 2 3 I =I (44) 又 1 2 I =I (45) 故得

3 4 I =I (46) 由於控制電壓Vctrl一直在改變，因此MN2和MN4的汲極電壓可能會不太一 樣而使得電流匹配不是很準，如果加入一顆運算放大器讓MN2的汲極電壓 隨著控制電壓Vctrl變，則電流的匹配會比較好。 但是加入這顆運算放大器會引進額外的雜訊，同時也可能引進額外的 極點造成系統的不穩定，經過考量之後，還是不採用加入運算放大器的架 構，最終的電荷幫浦架構如圖表 4-8所示[35]，MN1,MN3和MP2用來與開關 匹配，而中間當電流源的電晶體的長度則不能設計太小，否則電流會容易 受製程影響。此外，雖然疊接架構可改善電流的匹配，但由於我們規格需 要很大的可調控制電壓範圍，因此就不使用疊接組態以免吃掉頭部空間。

MN1

MN0

MN3

AVDD

MN2

up

down

Vctrl

MN4

MN5

MP4

MP3

MP1

MP2

+

−

Iref I₁ 2 I I₄ I₃ AVDD 圖表 4-7 利用運算放大器幫助電流匹配的電荷幫浦

38

MN1

MN0

MN3

AVDD

MN2

down

MN5

MP4

MP1

MP2

Iref I₁ 2 I I₃

MP3

MN4

up

4 I

Vctrl

AVDD 圖表 4-8 電荷幫浦架構 電荷幫浦的充放電波形模擬結果如圖表 4-9和圖表 4-10所示。 圖表 4-9 電荷幫浦放電波形

圖表 4-10 電荷幫浦充電波形

4.3. 頻率偵測器

4.3.1. 頻率偵測器的操作原理

頻率偵測器在處理寬頻率範圍輸入訊號的時脈資料回復器扮演了重要 的腳色。由於輸入訊號的頻率範圍相當廣，對於一個單一壓控振盪器的時 脈資料回復器架構，我們所需求的頻率偵測器鎖定範圍就必須非常的寬， Toifl和Moreira兩人所提出的頻率偵測器架構 [12]對Biphase訊號有無限的鎖 定範圍，因此我們便使用此架構來當作我們的頻率偵測器。其電路架構如 圖表 4-11和圖表 4-12所示: LpeVCO LpeData Data VCO Data LPE D Q CK D Q CK Freq_low Freq_high τ VCO Data 圖表 4-11 頻率偵測器架構

40 τ τ VCO Data R S Q Q LpeVCO LpeData LpeVCO Freq_low VCO Data 圖表 4-12 LPE 架構及操作方式 操作原理參考圖表 4-13，(a)為偵測時脈頻率振太慢的情形，當Data端

兩個上緣變化時間之間，若VCO端沒有任何上緣變化，則產生一個Freq low_

的訊號；(b)為偵測時脈頻率振太快的情形，當VCO端兩個上緣變化時間之

間，若Data端為高準位，且沒有任何上緣或下緣變化，則產生一個Freq high_

的訊號。 Freq_low VCO Data Freq_high Data VCO (a) (b) 圖表 4-13 頻率偵測器操作原理 (a) 偵測頻率太慢的情形 (b)偵測頻率太快 的情形 圖表 4-11及圖表 4-12中的延遲元件我們是使用兩個反向器中間夾入一 個以NMOS做成的電容來實現，其中圖表 4-12的延遲的下限不得低於NAND 閘加上S-R正反器的延遲時間，上限則限制了兩個輸入訊號的最小相位差， 因此延遲也不能設計太大。而為了避免偵測到錯誤的頻率振太快訊息，圖

表 4-11中的延遲，必須大於LPE裡的延遲加上NAND閘和S-R正反器的延遲 時間。

4.3.2. 此頻率偵測器的缺點

此頻率偵測器對biphase訊號理論上在頻率鎖定的狀況下， freq low_ 和

_

freq high都會是零，但是由於接收而來的訊號包含資料的檔頭(preamble)，

因此即使在頻率的理想鎖定值，此電路仍然有可能偵測到頻率振太快的訊 息(如圖表 4-14)而降低壓控振盪器的頻率，此結果會造成頻率振太慢的情形 又再次被偵測到，因此，頻率偵測器的充放電訊號將會持續性的產生而嚴 重干擾迴路濾波器上的控制電壓，所以頻率偵測的迴路在輸入訊號與時脈 的頻率很接近時要關掉。 圖表 4-14 在檔頭部份偵測到時脈太快的訊息 此頻率偵測器還有一個問題就是當電路開始的時候，如果壓控振盪器 不起振，此電路是否有辦法產生誤差訊號驅動電荷幫浦充放電將壓控振盪 器的輸入電壓拉到壓控振盪器的振盪範圍內? 要思考此問題，參照圖表 4-11，Freq high_ 前的DFF 由回授時脈的上升 邊緣所控制，但是壓控振盪器不起振，所以我們並無法知道Freq high_ 的訊

42 號會是什麼樣子；對於Freq low_ 的訊號，它前面的DFF是由資料的上升邊 緣所控制，由於壓控振盪器不起振，所以LpeVCO會維持在零，如果不起振 的訊號維持在高準位，則Freq low_ 會輸出低準位，相反地，如果不起振的 訊號維持在低準位，則Freq low_ 會輸出高準位。 由以上的討論得知如果壓控振盪器不起振，此頻率偵測器並不一定能 將迴路濾波器上的控制電壓導入壓控振盪器的起振範圍。因此我們將此架 構作一些修正如圖表 4-15: LpeVCO LpeData Data VCO Data LPE τ VCO Data LpeData D CK D CK D Q CK Q Q Freq_low Freq_high 圖表 4-15 修正後的頻率偵測器(其中 Freq_high 為了後面接到電荷幫浦的 PMOS 開關，所以從 Q 拉出反向)

4.3.3. 修正前和修正後的模擬比較

由於我們的壓控振盪器在接近VDD的區段不起振，因此我們選擇讓Vctrl 一開始從V_DD往下拉，意思即為在VCO不起振的狀況，頻率偵測器要將此狀 況判斷為頻率振太慢，迫使Vctrl往下拉以提高壓控振盪器的頻率。在此條

件下，Freq low_ 在不起振時要維持輸出High，而Freq high_ 因為要接到PMOS

開關的緣故已經先行反向，因此Freq high_ 也要輸出High。

以下為模擬結果: (1) 修正後的架構偵測頻率振太快: 如圖表 4-16，加入額外的電路並沒有影響頻率振太快情形的判別。 圖表 4-16 修正後的頻率偵測器偵測頻率振太快的情形 (2) 修正後的架構偵測頻率振太慢: 如圖表 4-17，頻率振太慢的情形也正確的偵測到。 圖表 4-17 修正後的頻率偵測器偵測頻率振太慢的情形

44

(3) 壓控振盪器不起振且為高準位，修正後的頻率偵測器反應為:

如圖表 4-18，Freq low_ 和Freq high_ 都維持在高準位，符合前面所討

論的需求。

圖表 4-18 修正後的頻率偵測器偵測不起振且 VCO 為高準位時的情形

(4) 壓控振盪器不起振且為低準位，修正後的頻率偵測器反應為:

如圖表 4-19，Freq low_ 和Freq high_ 都維持在高準位，符合前面所討

論的需求。

(5) 修正前的架構偵測不起振且VCO為高準位的情形:

圖表 4-20 修正前的頻率偵測器在 VCO 不起振且為高準位時的情形

(6) 修正前的架構偵測不起振且VCO為低準位的情形:

圖表 4-21 修正前的頻率偵測器在 VCO 不起振且為低準位時的情形

圖表 4-20及圖表 4-21供作比較，事實上，Freq high_ 因為VCO不起振所

以可能是任意值，因此無法對不起振的訊號產生可預測的反應，而Freq low_

46

4.4. 壓控振盪器

根據規格，我們需要一個振盪頻率範圍非常廣的壓控振盪器，由於LC 諧振振盪器的頻率振盪範圍比較小，因此我們選擇環型振盪器的架構。

4.4.1. 環型振盪器裡的增益級

我們使用了如圖表 3-11(b)的四級差動的環型振盪器，每一級的電路如 圖表 4-22[36][37]所示。它使用兩顆同樣尺寸的電晶體相接當作增益級的負 載元件，稱之為對稱負載，這種架構的電路特性如圖表 4-23所示，當作一 個由VBP(由前級偏壓電路產生，等於迴路濾波器上的控制電壓Vctrl)控制的 可調電阻。理想上，我們希望能用電晶體實現一個線性電阻，因為線性電 =V_SS I+ V O− V V_I− V DD V MP0 MP1 MP2 MP3 MN1 MN0 MN2 V_O+ V BN BP Symmetric Load 圖表 4-22 環型振盪器裡的增益級電路 圖表 4-23 對稱負載的電源對電壓特性

阻顯示良好的抗共模雜訊能力，但實際上我們很難利用電晶體實現一個完 全線性的電阻，而對稱負載的架構它雖然不線性，不過其一階項被對消了， 只剩下高階項，所以對稱負載元件有效了降低共模雜訊造成的抖動量。 圖表 4-22的電路有個嚴重的缺點就是電路的輸出振幅在調諧範圍中會 劇烈地變化，使得壓控振盪器的調諧範圍將會受限。為了將振幅變化最小 化，需要有額外的偏壓電路來定義增益級輸出的偏壓點。

4.4.2. 複製偏壓電路

MP0 I+ V O− V V_I− DD V MP1 MP2 MP3 MN1 MN2 V_O+ Symmetric Load MP4 − + Vctrl V REF A1 P I_{1 Iss} 圖表 4-24 複製偏壓以定義環型振盪器的振幅 複 製 偏 壓 的 概 念 如 圖 表 4-24 所 示 ， 它 利 用 一 個 運 算 放 大 器 使 得 P REF V =V ，此回授系統確保Ron₇• =I₁ V_DD−V_REF，當MN1與MN2將電流完全導 入一邊時，由於等效電阻和電流(I₁=ISS)都相等，故輸出振幅會被偏壓的與 REF V 相等，定義了環型振盪器的電壓振幅。 圖表 4-25[37]顯示了一用來偏壓增益級的偏壓電路。由差動放大器和複 製偏壓電路形成一回授控制系統使得V_BP =V_CTRL，定義增益級的擺幅下限， 提供對稱負載正確的擺幅限制。此外，它還能使電流源不受供應電壓的影 響，那就是如果供應電壓改變，電流源的汲極電壓會改變，但是由於控制