功率放大級選擇

傳統上，對於功率放大器的設計常常是使用共源極組態 (Common source configuration)，而非疊接組態(Cascode configuration)，而為了比較兩種組態的優 劣，我們模擬此兩種組態的特性，電路圖分別為圖 4-4 及圖 4-5，並使用負載拉 移(Load-Pull)及源拉移(Source-Pull)模擬工具去找到兩者輸出端與輸入端，最大輸 出功率時輸出輸入阻抗匹配點，如圖 4-6 至圖 4-9，模擬之共源極組態最大輸出 功率的輸出及輸入阻抗匹配點分別為 12.929+j9.192 Ω 及 11.183+j38.675 Ω，疊接 組 態 最 大 輸 出 功 率 的 輸 出 及 輸 入 阻 抗 匹 配 點 分 別 為 24.974+j23.359 Ω 及 11.183+j38.675 Ω，接著，我們模擬兩者的功率特性圖，分別如圖 4-10 及圖 4-11，

兩者皆選擇相同的電晶體尺寸，Vgs皆為 0.85 V，可觀察到疊接組態的小訊號增 益比共源極組態多了約 10 dB，輸出功率也較高，雖然線性度及汲極效率稍微差 一點，但我們以高功率輸出為優先考量，故選擇採用疊接組態的架構來進行設 計，此外，亦可發現模擬之功率特性圖與負載拉移(Load-Pull)找到的最大輸出功 率有些微差別，其原因在於負載拉移(Load-Pull)及源拉移(Source-Pull)模擬分別為 輸入及輸出阻抗假設為理想值的情況，但我們將理想的阻抗值代回整體電路模擬 時，受到電晶體為雙向元件的緣故，輸入輸出阻抗會互相影響，故功率特性會稍 微差一點，如欲讓最佳輸出功率與負載拉移(Load-Pull)模擬的更為接近則必須進 行阻抗的微調，另外，我們亦模擬疊接組態與共源極組態有相同供應電壓及靜態 電流時之特性，電路圖如圖 4-12 所示，模擬之最大輸出功率的輸出及輸入阻抗匹 配點為圖 4-13 及圖 4-14，模擬的功率特性圖如圖 4-15，由圖中可看到其輸出功 率反而比共源極組態低，故在實際設計上，如果要用疊接組態，供應電壓還是要 選擇在 3.6 V，否則輸出擺幅會被受限，導致輸出功率無法達到預期，然而，當 疊接組態選擇供應電壓為 3.6 V 時，其利用在設計功率放大器的可靠性(Reliability) 必須加以考量。

Z

source-pull

Z

load-pull

1.8 V 0.85 V

DC_Block

DC_Feed DC_Feed

DC_Block

RF

_in

RF

out 61.7 mA

圖4-4 共源極組態電路圖

Z

source-pull

Z

_load-pull

3.6 V

0.85 V

DC_Block

DC_Feed DC_Feed

DC_Block

RF

_in

RF

out

DC_Block DC_Feed

2.65 V

61.7 mA

圖4-5 疊接組態電路圖(V_DD=3.6 V)

Maximum Power Delivered 18.7 dBm

Z = 12.929+j9.192 Ω

P o w er _ co n to u rs

Frequency (5.2GHz) Step size : 0.5 dB

圖4-6 共源極組態之負載拉移模擬圖

Z = 11.183+j38.675 Ω

P o w er _ co n to u rs

Frequency (5.2GHz) Step size : 0.5 dB

圖4-7 共源極組態之源拉移模擬圖

Maximum Power Delivered 22.53 dBm

Z = 24.974+j23.359 Ω

P o w er _ co n to u rs

Frequency (5.2GHz) Step size : 0.5 dB

圖4-8 疊接組態之負載拉移模擬圖(V_DD=3.6 V)

Z = 11.183+j38.675 Ω

P o w er _ co n to u rs

Frequency (5.2GHz) Step size : 0.5 dB

圖4-9 疊接組態之源拉移模擬圖(V_DD=3.6 V)

-20 -15 -10 -5 0 5 10 15 20

PowerGain (dB), P out (dBm)

Pin (dBm) Pout_CS

PowerGain_CS PAE_CS

Drain efficiency_CS

0

PAE (%), Drain efficiency (%)

圖4-10 共源極組態功率特性圖

Pout_Cascode PowerGain_Cascode PAE_Cascode

Drain efficiency_Cascode

PAE (%), Drain efficiency (%)

Pin (dBm)

PowerGain (dB), P out (dBm)

圖4-11 疊接組態功率特性圖(V_DD=3.6 V)

Z

source-pull

Z

_load-pull

1.8 V

0.88 V

DC_Block

DC_Feed DC_Feed

DC_Block

RF

_in

RF

_out

DC_Block DC_Feed

1.78 V

61.7 mA

圖4-12 疊接組態電路圖(V_DD=1.8 V)

Maximum Power Delivered 18.15 dBm

Z = 19.733+j11.344 Ω

P o w er _ co n to u rs

Frequency (5.2GHz) Step size : 0.5 dB

圖4-13 疊接組態之負載拉移模擬圖(V_DD=1.8 V)

Z = 11.183+j38.675 Ω

P o w er _ co n to u rs

Frequency (5.2GHz) Step size : 0.5 dB

圖4-14 疊接組態之源拉移模擬圖(V_DD=1.8 V)

-20 -15 -10 -5 0 5 10 15

0 5 10 15 20 25 30

PAE (%), Drain efficiency (%)

PowerGain (dB), P out (dBm)

Pin (dBm)

0 10 20 30 40 50 60

Pout_Cascode PowerGain_Cascode PAE_Cascode

Drain efficiency_Cascode

圖 4-15 疊接組態功率特性圖(V_DD=1.8 V)

由於疊接組態架構的電壓擺幅被分給共閘極(CG)及共源極(CS)電晶體，因 此，在此電路設計中，我們採用閘極長度為 0.35 μm 的高崩潰電壓 CG 電晶體來 進行崩潰預防(Breakdown prevention)及 0.18 μm 的高增益 CS 電晶體來維持增益，

並確保疊接組態架構的可靠度，但相對付出的是輸出功率的降低，如圖 4-16 所示。

Maximum Power Delivered 21.44 dBm

Power_contours

Frequency (5.2GHz)

Maximum Power Delivered 22.15 dBm

Power_contours

Frequency (5.2GHz) Step size : 1 dB

Step size : 1 dB ^64×8/0.18

64×8/0.18 64×8/0.35

64×8/0.18

(A) (B)

圖4-16 疊接組態共閘極電晶體閘極長度0.35 μm與0.18 μm之 最大輸出功率比較圖

此外，為了提高輸出功率，我們比較一路(One-way)疊接組態與兩路(Two-way) 疊接組態的差別，從圖 4-17 會發現，當我們並聯一次疊接組態時，輸出功率將提 高將近一倍，但是阻抗會變成原來的一半，換言之，將電晶體並聯，雖然能夠提 高輸出功率，但相對的最佳輸出功率阻抗點(Z_opt)卻會降低，導致從低阻抗匹配到 50 Ω 的比例上升，會讓匹配網路的損耗增加，所以對於 0.18-μm 互補式金氧半導 體製程來說，無法將電晶體無限制的並聯。

Maximum Power Delivered 21.44 dBm Impedance 24.974+j23.359 Ω

Power_contours

Frequency (5.2GHz)

Maximum Power Delivered 24.01 dBm Impedance 12.929+j9.192 Ω

Power_contours

Frequency (5.2GHz) Step size : 1 dB 大器而言，輸出端採用功率匹配(Power match)以達到高的輸出功率，輸入端則採 用共軛匹配(Conjugate match)來維持高增益，如圖 4-18 所示，且匹配網路設計的 順序由輸出端至輸入端，原因在於功率放大器的設計首重輸出端的功率匹配，故

在文檔中 利用變壓器功率合成技術之5.2 GHz互補式金氧半導體功率放大器研製 (頁 47-55)