第二章 研究結果
2.2 適用於 NTSC 規格之 8-bit 20 MS/s ADC
2.2.3 取樣保持電路
圖 2.2.4 為實作取樣保持電路，由於整個類比數位轉換器的輸出為 8 bits，
因此取樣保持電路輸出，即需保有 8 bits 以上的解析度(8*6.02+1.76≒50 dB)。
圖 2.2.5 為頻譜分析，在頻譜上的 second tone 低於 first tone 60dB 以上，符合我 們的預計規格。由於取樣頻率為 20MHz，再考慮 OP 的 Slew-rate，設計的 OP 其 unit-gain bandwidth 需有 20*6=120MHz 以上 [54]。
圖 2.2.4：取樣保持電路圖
圖 2.2.5：頻譜分析
2.2.4 快閃類比數位轉換器 (Flash ADC)
圖 2.2.6 為快閃類比數位轉換器架構簡圖，以 3-bit 為例，(a)圖中 23-1 個比 較器和參考電壓，每個比較器輸出一數位碼，稱之為 Thermal Code。(b)圖為
Thermal Code 轉 Binary code 電路。
(a) (b) 圖 2.2.6：快閃類比數位轉換器架構簡圖
2.2.5 傳統比較器
主要功能為比較取樣的類比電壓與參考電壓，輸出 1 bit 數位碼。電路如圖 2.2.7 所示，由一個感測放大器 (SA) 和栓鎖器 (Latch) 所構成，VIN 接受取樣 保持電路輸出，VIP 為參考電壓輸入。模擬波形如圖 8，要測量 ADC 是否正確 解碼出每個數位碼，所以須對 5 個數位碼，即 32 種組合做掃瞄，每一種組合掃 十個點，乘以轉換的速度（即 clock rate）得到模擬時間=>25*10*50ns=32 us，
波形中的 Y0-Y4 表 ADC 轉換出來的前 5 bit 數位碼，VIN 表類比訊號輸入。圖 2.2.8 中的輸出電壓在時脈切換時會有明顯的抖動。
CLKB VIN
VIP
CLK
CLKB CLKB
Q VIN
CLKB CLKB
QB
VIP
圖 2.2.7：傳統比較器電路
VIN
Y0
Y1
Y2
Y3
Y4
圖 2.2.8：傳統比較器電路模擬結果
SA Latch
2.2.6 改良式比較器
圖 2.2.9 為改良式比較電路，利用一反相器來避免抖動，圖 2.2.10 為模擬波 形，明顯改善因時脈切換產生的抖動。
CLKB VIN
VIP CLK
CLKB CLKB
Q VIN
CLKB CLKB
QB
VIP
圖 2.2.9：改良式比較器電路
VIN Y0 Y1
Y2 Y3 Y4
圖 2.2.10：改良式比較器電路模擬結果
2.2.7 R-2R DAC
VREF-"1" "0" "1" "0" "1"
16r 8r 4r 2r r
2.2.8 Gain Stage
我們結合相減和放大電路，如圖 2.2.14 所示，令 R4/R3=R2/R1，由電流守 恆可推導出 GAINVOUT=R2/R1(V2-V1) [55]，由於因此可以完成電壓相減以及 放大增益。我們設計的 R1=R3=300K，R2=R4=4.8M，放大增益為 R2/R1=16 倍。
電路中的 R1－R4 均需外掛，V1 接受 DAC 的輸出(DAOUT)，V2 接受 S/H 的 輸出(SHOUT)，節點 V1T 需連接晶片的 DAOUTT 腳位，節點 V2T 需連接晶片 的 SHOUTT 腳位，模擬結果如圖 2.2.15。
R1
R3 V1
V2
R2
GAINOUT
R4
V1T
V2T
圖 2.2.14：增益電路
VIN
SHOUT
DAOUT
GAINOUT
圖 2.2.15：增益電路模擬波形
2.2.9 LSB 解碼
利用先前 2.2.6 介紹的比較器，解出剩餘的 4 bits，如圖 2.2.16 所示，最後 經錯誤更正電路，將數位碼還原為 8 bits。
X0
X1
X2
X3
圖 2.2.16：LSB 的解碼波形
2.2.10 模擬結果 DNL
DNL
-1.00 -0.50 0.00 0.50 1.00
1 16 31 46 61 76 91 106 121 136 151 166 181 196 211 226 241 256
圖 2.2.17：DNL
INL
INL
-1.00 -0.50 0.00 0.50
1 16 31 46 61 76 91 106 121 136 151 166 181 196 211 226 241 256
圖 2.2.18：DNL
2.2.11 預計規格
Power Supply 5V Power consumption 900mW
Sample rate 20 MHz Resolution 55 dB (8 bit)
DNL ±0.5 LSB
INL ±0.5 LSB
2.2.12 佈局圖
佈局圖如圖 2.2.19 所示，面積為 1.8mm×1.8mm，共計 2420 顆 MOS，26 根單位電阻及 6 個電容。
Camparator
& Decoder R-2R DAC
S/H Gain Stage
Error Correction 1.8mm
1.8mm
圖 2.2.19：佈局圖
2.3 DAC 適用於 NTSC 規格之 8-bit DAC 2.3.1 電路架構
圖 2.3.1 為使用單位元件（unit-element）方式實現的電流導航
（Current-steering） DAC 架構，輸入的八位元分成前四個重要的位元與後四個 不重要位元，分別輸入兩個二位元至溫度解碼器（binary-to-thermometer decoder），之後經過 255 個開關解碼器（switch decoder）的陣列，控制 255 個 單位電流源，輸出的電流為相對應的類比輸出。
圖 2.3.1：單位元件方式實現的電流導航 DAC 架構 Switch decoder array Binary-to-thermometer decoder
Switc h decoder array
B inary-to-thermomete r decoder
4LSB
4MSB 8
16
16
15
15
IOUT BIOUT
2.3.2 類比考量
Pelgrom 的論文[56]提到匹配的問題是 ” timing-independent random
variations in physical quantities of identically designed devices.” 。他提出了一個公 式來計算兩顆相同尺寸的電晶體在飽和區的匹配問題。公式如下：
4 imp
VDD
VB1
VB2
SWa SWb
50Ω 50Ω
圖 2.3.2：單位電流源架構
偏壓電流源：
圖 2.3.3 為我們所採用的偏壓電流源，這是一個高擺幅的偏壓電流源，特性 是輸出擺幅只下降一個 Vth，因此在疊接的架構中可增加輸出擺幅，並且由於使 用疊接的架構因此可增加輸出阻抗。在我們提出的設計中，輸出擺幅是 1 伏。
V D D
IR EF
VB 1
VB 2
圖
2.3.3：偏壓電流源架構
2.3.3 數位考量：
開關解碼器(switch decoder)：
開關解碼器如圖 2.3.4 所示。我們使用了一個高速閂鎖器(Latch)來減少開關 轉換時的突波，並增加 SFDR
。
此高速閂鎖器(Latch)取樣頻率可高達 1 GHz。圖 2.3.4：開關解碼器架構
CLK SWa
SWb VDD
ROW-1
ROW COLUM
二位元對溫度轉換器(Binary to Thermometer decoder)：
圖 2.3.5 為二位元對溫度轉換器的架構，設計此電路的關鍵在於輸出的上升 和下降的延遲，因此我們使用 PAL 架構來實現，目的是為了減少不同路徑所造 成的數位輸出訊號相對的延遲，因為過大的延遲會導致開關解碼器之誤判，進 一步導致錯誤的輸出。此電路經過最佳化的設計，最大的輸出延遲為 0.6 ns，
平均延遲為 0.2 ns。
圖 2.3.5：二位元對溫度轉換器
2.3.4 佈局後驗證模擬：
輸出電壓(TT model, 25℃, 5V)
SFDR 模擬
下圖為在取樣頻率 100MHz，FF model，0℃，5.5V 情況下的輸出的頻譜，載波 頻率落在 7MHz，此結果顯示最差情況下 SFDR 結果仍有 52 dBc。
DNL
-0.003 -0.0025 -0.002 -0.0015 -0.001 -0.0005 0
1 16 31 46 61 76 91 106 121 136 151 166 181 196 211 226 241 256
INL
-0.20 -0.10 0.00 0.10 0.20
1 16 31 46 61 76 91 106 121 136 151 166 181 196 211 226 241 256
DNL 計算結果(TT model, 25℃, 5V)
INL 計算結果(TT model, 25℃, 5V)
-0.0016 -0.0014 -0.0012 -0.001 -0.0008 -0.0006 -0.0004 -0.0002
0 1 32 63 94 125 156 187 218 249
數列1
INL (SS model , 75℃, 4.5V)
DNL (SS model , 75℃, 4.5V)
INL(FF model , 0℃, 5.5V)
DNL(FF model , 0℃, 5.5V)
-0.0003 -0.0002 -0.0001 0 0.0001 0.0002
1 40 79 118 157 196 235 數列1
-5.000000E-01 0.000000E+00 5.000000E-01 1.000000E+00 1.500000E+00
1 46 91 136 181 226
數列1
INL(SF model , 25℃, 5V)
DNL(SF model , 25℃, 5V)
-6.00E-01-4.00E-01 -2.00E-01 0.00E+00 2.00E-01 4.00E-01 6.00E-01 8.00E-01
1 23 45 67 89 111 133 155 177 199 221 243
數列1
-0.0016 -0.0014 -0.0012 -0.001 -0.0008 -0.0006 -0.0004 -0.0002
0 1 26 51 76 101 126 151 176 201 226 251
數列1
2.3.5 佈局圖
binary-to-thermometer decoder
switch-decoders
switch-decoders
current cells bias clock
clock
2.3.6 腳位說明
Power consumption
300mW@ 100MHz Die area 3048×3205 um2Power supply range
5.0 V +/- 10%Temperature
0℃~75℃Max. Clock frequency
100MHzINL
<0.3 LSBDNL
<0.2 LSBSFDR
60dbOutput range
1 Vpick-to-pickFall/Rise time
10 ns2.3.8 測試考量：
1. 洗電路版並做阻抗匹配，再將 IC 銲上做測試。
2. 量測晶片的 SNR 及 SFDR。
3. 在不增加太多面積的考量下加入 passivation (量測點)。
4. 內建固定測試向量以防止 PAD 失效的情況。
2.4 同步/非同步 4-T SRAM
2.4.1 電路架構
圖 2.4.1 為此次實作之 4K 位元靜態隨機存取記憶體的主要架構，其中主要 包括了 4K 位元低門檻電壓 N-驅動器與 P-閂鎖之記憶體陣列、預放電電路
(Predischarge Circuit)、感測放大器 (Sense Amplifier，簡稱 SA)、行解碼器 (Column Decoder)、列解碼器 (Row Decoder) 以及一個控制電路 (Control Circuit)。而控 制電路主要是用來控制各種模式運作的時序，其中包括了同步操作模式
(Synchronous Mode)、非同步操作模式 (Asynchronous Mode)以及內建自我測試模 式 (Built In Self Test Mode，簡稱 BIST)。
圖 2.4.1：靜態隨機存取記憶體架構圖
2.4.2 行架構 (column structure)
圖 2.4.2 為高門檻電壓 P-閂鎖與低門檻電壓 N-驅動器之 4-電晶體靜態隨機存取記 憶體的行架構圖。由右往左依序為記憶單元，預放電電路，感測放大器，Y-選擇 器 (YS)。
和 NEC 公司之 4-電晶體靜態隨機存取記憶體 [57] 比較，其主要更改之架 構為記憶單元和預放電電路。除了記憶單元改為高門檻電壓 P-閂鎖與低門檻電 壓 N-驅動器之外，我們還將預充電電路改為預放電電路。其更改之原因和效能 之後將會說明。
圖 2.4.2：記憶體行架構圖
2.4.3 記憶單元 (SRAM cell)
圖 2.4.3 為我們所使用之記憶單元架構，它由兩個低門檻電壓 N-電晶體與兩 個高門檻電壓 P-電晶體所組成，和 NEC 公司的舊架構相反。改成此架構的主要 原因是因為 NEC 公司之舊架構會因為 P-電晶體的推動能力不足而造成寫入的時 間過長，進而降低記憶體之速度，另一方面，為了解決浮接點存值的問題，必須 改變製程來彌補。
圖 2.4.3：我們所使用之記憶單元
上述所說浮接點存值的問題以及我們的決解方法，可從圖 2.4.4、2.4.5 中看 出。參考圖 2.4.4，當 WL、Q 為低電位，QB 為高電位時，電晶體 N1、N2、P1 關閉，電晶體 P2 開啟，這使 QB 短路到高電壓，而 Q 則浮接。為了使 Q 點維持 在低電位，我們必須使下面的關係式成立：
IP1 + IN2 < ID2 + IN2．．．．．．．．．．．．．(2.4.1)
其中 IP1 : 電晶體 P1 的次門檻電流(subthreshold current)，
圖 2.4.5：浮接點問題說明圖(二)
同樣對應到 NEC 公司的記憶單元，也有相類似的問題，而 NEC 公司的作法是以 更改 P-電晶體的製程以達成目的。所以和 NEC 公司的記憶單元比較起來，我們 是以不改變製程但犧牲面積來達成同樣的效果。以下我們以 0.18µm 製程的最小 尺寸來比較新舊架構在效能上的差異。
圖 2.4.6 為兩種架構在寫入時的比較。深色波形曲線為我們低門檻電壓 N-驅動器 與高門檻電壓 P-閂鎖記憶單元之寫入狀況，淺色曲線則為 NEC 記憶單元之寫入 狀況，而虛線則為位元線 (word line) 的輸入訊號。所以由圖中波形可知，我們 的架構會比舊架構的寫入速度快。表 2.4.1 為此兩種架構效能之比較數據。
圖 2.4.6：新舊記憶單元寫入效能比較波形
表 2.4.1：新舊記憶單元寫入效能數據
圖 2.4.8：非理想位元線訊號影響寫入動作之模擬波形 2
圖 2.4.9：非理想位元線訊號影響寫入動作之模擬波形 3 表 2.4.2：非理想位元線訊號影響寫入動作之模擬數據 WL rise/fall
time delay 延遲種類 NEC 的設計 我們的設計
rise propagation delay 182 ps -9 ps 0.25ns
fall propagation delay 167 ps -26 ps rise propagation delay 278 ps -56 ps 0.5ns
fall propagation delay 268 ps -78 ps rise propagation delay 381 ps -113 ps 0.75ns
fall propagation delay 346 ps -126 ps
由圖 2.4.7、圖 2.4.8、圖 2.4.9 中，我們可以很明顯得看出當位址線上的訊號越不 理想，則新架構在寫入速度上的優越性越強。在讀取方面，主要是以感測放大器 (SA) 的能力決定其讀取的速度，而新架構的低門檻電壓 N-電晶體比舊架構的 P-電晶體驅動字元線的速度快，仍有助於加快其讀取的速度。
2.4.4 預放電電路 (predischarge circuit) 之優點
propagation delay 106.9 ps 51.61 ps２５℃
rise/fall delay 198 ps 86.65 ps propagation delay 100.1 ps 46.42 ps
－５５℃
rise/fall delay 176.1 ps 75.05 ps propagation delay 112.7 ps 57.62 ps １００℃
圖 2.4.10：內建自我測試電路方塊圖
表 2.4.4： 內建自我測試電路輸出入腳位定義
腳位名稱 功能及意義
BIST_EN 內建自我測試電路的致能訊號。
RE_DATA 接到待測電路的輸出端，取得結果以檢測待測電路是否運作正常。
clk 時脈
B_D 亂數資料輸出，做為待測電路的輸入。
FAIL 如果輸出為 1，則待測電路運作不正常。
WR_RE 控制待測電路的讀寫動作。
col0~col5 行位址訊號線 r0~r5 列位址訊號線
2.4.6 其他模組電路
串接式位址線轉換偵測電路 (Cascade Address Transition Detector Circuit)
此模組電路是為了在非同步操作模式時在位址線、資料線以及讀寫控制線有 變化時產生一個晶片選擇 (CS) 訊號。我們將在下一章中獨立討論其設計方法和 操作模式。表 2.4.5 為位址線轉換偵測電路的操作規格。
表 2.4.5：位址線轉換偵測電路之操作規格 分別進行模擬驗證，每一種模式的驗證條件分別為 1.8V、25℃、TT model 與 1.6V、100℃、SS model。
同步操作模式之模擬結果
在同步操作模式下，我們設定時脈為 500 MHz，而驗證的方法是針對兩個不 同列的記憶單元與兩個不同行的記憶單元做各種不同的讀、寫動作。圖 2.4.11、
Synchronous Mode (TT model , 25℃ , 1.8V Operating Voltage)
圖 2.4.11：同步操作模式模擬波形 1
Synchronous Mode (SS model , 100℃ , 1.6V Operating Voltage)
圖 2.4.12：同步操作模式模擬波形 2
非同步操作模式之模擬結果
在同步操作模式下，我們設定位址、資料變化率為 250 MHz，而驗證的方法 同樣是針對兩個不同列的記憶單元與兩個不同行的記憶單元做各種不同的讀、寫 動作。圖 2.4.13、2.4.14 為佈局後模擬波形圖。
Asynchronous Mode (TT model , 25℃ , 1.8V Operating Voltage)
圖 2.4.13：非同步操作模式模擬波形 1
Asynchronous Mode (SS model , 100℃ , 1.6V Operating Voltage)
圖 2.4.14：非同步操作模式模擬波形 2
內建自我測試模式模擬結果
我們必須驅動輸入訊號 MODE、BIST_EN 到高電位，以進入到自我測試模 式。在此模式中，我們提供一個 100 MHz 的操作時脈。進入到此模式三個時脈 後，輸出訊號 FAIL 必須持續驅動到低電位，便可證明電路操作正常。圖 2.4.15、
2.4.16 為佈局後模擬波形圖。
BIST Mode (TT model , 25℃ , 1.8V Operating Voltage)
圖 2.4.15：內建自我測試電路模擬波形 1
BIST Mode (SS model , 100℃ , 1.6V Operating Voltage)
圖 2.4.16：內建自我測試電路模擬波形 2
2.4.8 操作規格
表 2.4.6 為我們所實作之靜態隨機存取記憶體的操作規格。
表 2.4.6：靜態隨機存取記憶體之操作規格 Clock Rate 500 MHz
Throughput 500 Mbit/s Access Time 2.49 ns
Operating voltage 1.8 ± 0.2 V Average power 152 mW Max power 818 mW Synchronous Mode
Min power 3.66 µW Clock Rate 250 MHz
Throughput 250 Mbit/s Access Time 4.1 ns
Operating voltage 1.8 ± 0.2 V Average power 71.1 mW Max power 825 mW Asynchronous Mode
Min power 62.3 µW
2.4.9 測試結果與晶片佈局
我們所實作之電路設計，經國家晶片設計中心 (CIC) 審核通過為前瞻性晶 片，下線編號為 R18-91A-02b。
我們使用晶片設計中心 (CIC) 的所提供的 IMS200 測試機台進行測試驗證 的工作[58]。首先編輯測試向量，透過測試向量產生器饋送適當的控制訊號，用 來量測記憶體的各項功能是否可以正常工作，包括同步操作模式、非同步操作模 式以及內建自我測試模式。其中同步和非同步模式的操作，我們分別進行列位址
我們使用晶片設計中心 (CIC) 的所提供的 IMS200 測試機台進行測試驗證 的工作[58]。首先編輯測試向量，透過測試向量產生器饋送適當的控制訊號，用 來量測記憶體的各項功能是否可以正常工作，包括同步操作模式、非同步操作模 式以及內建自我測試模式。其中同步和非同步模式的操作，我們分別進行列位址