第二章 研究結果
2.4 同步/非同步 4-T SRAM
2.4.4 預放電電路
propagation delay 106.9 ps 51.61 ps
２５℃
rise/fall delay 198 ps 86.65 ps propagation delay 100.1 ps 46.42 ps
－５５℃
rise/fall delay 176.1 ps 75.05 ps propagation delay 112.7 ps 57.62 ps １００℃
圖 2.4.10：內建自我測試電路方塊圖
表 2.4.4： 內建自我測試電路輸出入腳位定義
腳位名稱 功能及意義
BIST_EN 內建自我測試電路的致能訊號。
RE_DATA 接到待測電路的輸出端，取得結果以檢測待測電路是否運作正常。
clk 時脈
B_D 亂數資料輸出，做為待測電路的輸入。
FAIL 如果輸出為 1，則待測電路運作不正常。
WR_RE 控制待測電路的讀寫動作。
col0~col5 行位址訊號線 r0~r5 列位址訊號線
2.4.6 其他模組電路
串接式位址線轉換偵測電路 (Cascade Address Transition Detector Circuit)
此模組電路是為了在非同步操作模式時在位址線、資料線以及讀寫控制線有 變化時產生一個晶片選擇 (CS) 訊號。我們將在下一章中獨立討論其設計方法和 操作模式。表 2.4.5 為位址線轉換偵測電路的操作規格。
表 2.4.5：位址線轉換偵測電路之操作規格 分別進行模擬驗證，每一種模式的驗證條件分別為 1.8V、25℃、TT model 與 1.6V、100℃、SS model。
同步操作模式之模擬結果
在同步操作模式下，我們設定時脈為 500 MHz，而驗證的方法是針對兩個不 同列的記憶單元與兩個不同行的記憶單元做各種不同的讀、寫動作。圖 2.4.11、
Synchronous Mode (TT model , 25℃ , 1.8V Operating Voltage)
圖 2.4.11：同步操作模式模擬波形 1
Synchronous Mode (SS model , 100℃ , 1.6V Operating Voltage)
圖 2.4.12：同步操作模式模擬波形 2
非同步操作模式之模擬結果
在同步操作模式下，我們設定位址、資料變化率為 250 MHz，而驗證的方法 同樣是針對兩個不同列的記憶單元與兩個不同行的記憶單元做各種不同的讀、寫 動作。圖 2.4.13、2.4.14 為佈局後模擬波形圖。
Asynchronous Mode (TT model , 25℃ , 1.8V Operating Voltage)
圖 2.4.13：非同步操作模式模擬波形 1
Asynchronous Mode (SS model , 100℃ , 1.6V Operating Voltage)
圖 2.4.14：非同步操作模式模擬波形 2
內建自我測試模式模擬結果
我們必須驅動輸入訊號 MODE、BIST_EN 到高電位，以進入到自我測試模 式。在此模式中，我們提供一個 100 MHz 的操作時脈。進入到此模式三個時脈 後，輸出訊號 FAIL 必須持續驅動到低電位，便可證明電路操作正常。圖 2.4.15、
2.4.16 為佈局後模擬波形圖。
BIST Mode (TT model , 25℃ , 1.8V Operating Voltage)
圖 2.4.15：內建自我測試電路模擬波形 1
BIST Mode (SS model , 100℃ , 1.6V Operating Voltage)
圖 2.4.16：內建自我測試電路模擬波形 2
2.4.8 操作規格
表 2.4.6 為我們所實作之靜態隨機存取記憶體的操作規格。
表 2.4.6：靜態隨機存取記憶體之操作規格 Clock Rate 500 MHz
Throughput 500 Mbit/s Access Time 2.49 ns
Operating voltage 1.8 ± 0.2 V Average power 152 mW Max power 818 mW Synchronous Mode
Min power 3.66 µW Clock Rate 250 MHz
Throughput 250 Mbit/s Access Time 4.1 ns
Operating voltage 1.8 ± 0.2 V Average power 71.1 mW Max power 825 mW Asynchronous Mode
Min power 62.3 µW
2.4.9 測試結果與晶片佈局
我們所實作之電路設計，經國家晶片設計中心 (CIC) 審核通過為前瞻性晶 片，下線編號為 R18-91A-02b。
我們使用晶片設計中心 (CIC) 的所提供的 IMS200 測試機台進行測試驗證 的工作[58]。首先編輯測試向量，透過測試向量產生器饋送適當的控制訊號，用 來量測記憶體的各項功能是否可以正常工作，包括同步操作模式、非同步操作模 式以及內建自我測試模式。其中同步和非同步模式的操作，我們分別進行列位址 連續讀寫測試、行位址連續讀寫測試以及行/列位址同時變化之連續讀寫測試。
圖 2.4.17 為晶片各輸出入腳之設定。我們以表 2.4.7 來說明圖 2.4.18 至圖 2.4.28 所代表的意義。
圖 2.4.17：IMS 機台輸出入腳位之設定
表 2.4.7：測試波形圖定義
圖片名稱 意義
圖 2.23 同步操作模式的輸入訊號操作條件以及輸出訊號擷取條件 圖 2.24 同步操作模式行位址連續變化讀寫波形(100MHz)
圖 2.25 同步操作模式列位址連續變化讀寫波形(100MHz)
圖 2.26 同步操作模式列位址與行位址連續變化讀寫波形(100MHz) 圖 2.27 非同步操作模式的輸入訊號操作條件以及輸出訊號擷取條件 圖 2.28 非同步操作模式行位址連續變化讀寫波形(100MHz)
圖 2.29 非同步操作模式列位址連續變化讀寫波形(100MHz)
圖 2.30 非同步操作模式列位址與行位址連續變化讀寫波形(100MHz) 圖 2.31 非同步操作模式讀寫波形(200MHz)
圖 2.32 內建自我測試模式的輸入訊號操作條件以及輸出訊號擷取條件 圖 2.33 內建自我測試模式操作波形(100MHz)
圖 2.4.18：同步操作模式測試設定
圖 2.4.19：同步操作模式行位址連續變化讀寫測試
圖 2.4.20：同步操作模式列位址連續變化讀寫測試
圖 2.4.21：同步操作模式行/列位址連續變化讀寫測試
圖 2.4.22：非同步操作模式測試設定
圖 2.4.23：非同步操作模式行位址連續變化讀寫測試
圖 2.4.24：非同步操作模式列位址連續變化讀寫測試
圖 2.4.25：非同步操作模式行/列位址連續變化讀寫測試
圖 2.4.26：非同步操作模式 200MHz 讀寫測試
圖 2.4.27：內建自我測試模式測試設定
圖 2.4.28：內建自我測試模式測試波形
IMS200 最快可提供 DIP 包裝之晶片 100MHz 的週期訊號(或 200MHz 的資料 率)，所針對非同步操作模式，IMS200 機台可提供 200MHz 的資料率以供量測 (圖 2.4.26)。從圖 2.4.18 得知，輸出訊號擷取延遲為 2ns，所以同步操作模式最快操 作速度應為 500 MHz。圖 2.4.22 輸出訊號截取延遲為 3ns，所以非同步操作模式 最快操作速度為 333 MHz。而圖 2.4.28 的波形中，我們可以觀察到，當進入到內 建自我測試操作 (b_en 驅動到高電位)，fail 訊號一直維持在低電位，證明內建自 我測試的功能正常。
2.4.10 晶片佈局
本晶片採用台灣積體電路股份有限公司 0.18μm 1P6M CMOS 製程，並 採用 28 隻腳位的 DIP 包裝。晶片的整體面積為 930μm × 823μm，晶片佈局圖 和照相圖分別如圖 2.4.29、2.4.30 所示。
圖 2.4.29：靜態隨機存取記憶體晶片佈局圖
圖 2.4.30：靜態隨機存取記憶體晶片照像圖
第三章 成果自評
我們已就下列各項完成計畫之目標：
一、NTSC 視訊解碼器：完成實做一顆可供電視晶片之 NTSC 視訊 解碼晶片，此實作晶片並通過國家晶片中心審核通過下線，下線編 號為
S35-92C-19a
。二、適用於 NTSC 規格之 8-bit ADC： 完成實做一顆 20MS/s 8 bit ADC 可供電視晶片使用，此實作晶片並通過國家晶片中心審核通過 下線，下線編號為
U05-92A-12e
。三、適用於 NTSC 規格之 8-bit DAC： 完成實做一顆 100MS/s 8 bit DAC 可供電視晶片使用，此實作晶片已通過國家晶片中心審核為前 瞻性晶片，下線編號為
U05-92A-01
。四、SRAM： 完成實做一顆
4K 位元 500MHz 靜態隨機存取記憶體
可供電視晶片使用，並通過晶片設計中心審核通過為前瞻性晶片(編 號為 R18-91A-02b)，經由儀器測量功能正常。
由上述各項我們已完成計畫目標。
可供推廣之研發成果資料表 技術/創作名稱
NTSC Video decoder發明人/創作人
王朝欽、曾奕龍、陳天豪、鄭宏正、陳全賢、陳俊智、林文吉 中文：NTSC Video Decoder 的功用為接收前級類比前端輸出之 8 位元數位影像訊號，並將此 8 位元數位影像訊號轉換成 Y, Cr, Cb 訊號。
技術說明
英文：NTSC Video Decoder receives 8 bits image signal from analog front-end, and transfers the image signal to Y, Cr, and Cb signal.
可供推廣之研發成果資料表
英文：By using two-step conversion, the number of comparators is reduced. The power consumption is saved as well. The gain stage circuit decreases the design complexity.
可利用之產業
可供推廣之研發成果資料表
英文：The maximum DAC operation frequency can reach 100 MHz by using a current-steering design. The advantages of the DAC are small area and low power consumption. The design is suitable for embedded NTSC Video System design.
可利用之產業
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