第三章 超低功率連續近似式類比數位轉換器 設計
3.3.1 取樣保持電路(S/H)
由於低供應電壓的問題所導致類比開關將在 VDD/2 附近處產生 dead zone，在此我們採用 bootstrapping 的技巧來克服。圖 3-10 為我們的取樣保 持電路，架構主要由一簡單的傳輸閘及電容 Cs 所構成，而 boosted clock driver 主要的目的是將 N 型電晶體 N3 的閘極電壓升至較高的電位，讓其導 通性好，由我們所使用的架構來分析，可將 N 型電晶體 N3 的閘極電位提 升至2VDD-Vtn，然而 N3 只能容許輸入在 0 至 2(VDD-Vtn)之間的電壓導通，
故再加一P 型電晶體 P2 去提高當 Vin 在接近 VDD 時的導通性。
N1 N0
CK
Vin N3 P0
N2
Cs
Boosted clock driver
global reset
Vsh
CK CKsw
P2
圖3- 10 S/H 電路
下圖3-11 為使用圖 3-10 bootstrapping 技巧的 S/H 電路架構與使用傳統 傳輸閘之 S/H 電路用 HSPICE 模擬來做耗能比較，可明顯的發現使用 bootstrapping 技巧所完成的 S/H 電路明顯比使用傳統傳輸閘所完成的 S/H 電路所消耗的功率來得多，故除了必要，否則應盡量避免 bootstrapping 技 巧的使用。
0 0.2 0.4 0.6 0.8 1 0
0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
x 10-7
Input Amplitude (V)
Power Dissipation (W)
Bootstrapped switch, mean power=0.126 Wμ Transmission gate, mean power=0.029 Wμ
圖3- 11 Bootstrapping 技巧與傳統傳輸閘形成 S/H 之功率比較圖
3.3.2 數位類比轉換器(DAC)
在此處的數位類比轉換器主要是由加權二進位電容(binary-weighted capacitor)陣列所形成，DAC的輸入主要是藉由連續近似暫存器所發出的一 些控制線來控制電容的底端接地或者是接參考電壓，使用電荷重新分佈 (charge redistribution)原理來產生VBDACB電壓，即DAC的輸出電壓，藉由比較 VBinB取樣保持後的值與VBDACB的大小來決定決定比較器的輸出，將比較器的輸 出送入連續近似暫存器後產生新的控制訊號來控制DAC。
為了能得到較小的功率消耗，故在此推算其數位類比轉換器功率消耗 之式子，在DAC 部分之操作主要有重置模式及電荷重新分佈模式，當在重 置模式時，主要是將電容兩端接至地；而在電荷重新分佈模式時，其DAC 的輸出點是浮接狀態，故DAC 部分無靜態功率之消耗，因此在此處其數位 類比轉換器之功率主要由暫態功率所決定，藉由推導(如附錄 A)可產生下式
zero. 容值必須依據熱雜訊(thermal noise)的分析及製程因素所決定，藉由我們分 析熱雜訊的結果，如附錄B，可發現最小的電容值只需大於 4.3aF 即可，但
以整個SA ADC 來說，DAC 部分是最敏感的，整個 ADC 的解析度受 到電容與電容之間的比值影響很大，再加上其最小的電容值很小，故容易 受到其他非理想效應的影響，因此在佈局方面需十分小心。在佈局方面必 須要盡可能的讓其電容與電容之間較為匹配，由於匹配的考量，二進位加 權 電 容 陣 列 使 用 了 多 個 單 位 電 容 來 實 現 ， 且 在 排 列 方 面 也 使 用 common-centroid 的方式來擺放電容，如圖 3-12，盡可能的讓其 X、Y 軸均 對稱來達到更好的電容匹配，最後在電容陣列的外圍使用了dummy 電容來 使匹配更好。