提出之比較器

就上述的方法均是可以達到軌對軌輸入範圍之比較器，然而由於所提 出的SA ADC架構中，對於比較器的輸入端是由電容存值給予比較器輸入，

為了維持其精準確，故需要有高輸入阻抗。對於電流模式之比較器的輸入 端為低阻抗，故將影響輸入端電壓位準的改變；而bulk driven架構之比較 器，其藉由提供MOS之bulk端電位去產生不同的threshold voltage，進而產 生不同的電流來做比較，然而bulk端對於drain端及source端在 1V的輸入範 圍下，將可能會造成pn界面的漏電流而導致輸入端的電位改變，故在此我 們採用輸入端同時連接P及N型的差動對來實現軌對軌的輸入，在此僅作為 比較器之用，故不採用額外的電路來使其g^Bm^B穩定，也可減少功率消耗。

接著在N 型的差動對使用電流鏡負載，藉此將電流彙整起來，再使用 正回授(positive feedback)加大其增益，使其能比較更小的電流差距，但缺點 在於會有比較嚴重的磁滯(hysteresis)現象，故再加 reset MOS (N3、N5)來減 低磁滯的影響，而最後再加一反向器將訊號拉至數位訊號位準，其架構如 圖3-16 所示。

P8

N8

P5 P6

P4

N3 N4 N6 N5

P3 P2 P0 P1

P7

N2

N7 N1 N0

bias1

bias2 reset

reset Vin1

Vin2

Vin1

Outp o1 o2 Outn

圖3- 16 提出之比較器

至VDD時主要由N型差動對操作，然而由於供應電壓過低，因此將使得輸入 在VDD/2 附近時會有一地帶造成PMOS及NMOS之均脫離飽和區，然而又由 於N型差動對有Body effect，故使得共模輸入在較高的範圍，即N型差動對 操作範圍中，也都瀕臨在飽和區與Sub-threshold區之間，然而由^X[33] ^X可知，

在次臨界(Sub-threshold)區域仍有其電流存在，其電流公式為 ))

/ exp( (

0 n kT q

I V L

i_D ≅W _D ^GS (3.5) 其中n為Sub-threshold slope factor，而I^BD0^B為Process-dependent parameter，且 與V^BSB^B及V^BT^B有關。因此在設計之中，當輸入在VDD/2 附近時，將使得PMOS 及NMOS差動對同時提供Sub-threshold電流來維持比較器之操作，經由 HSPICE的模擬驗證，如此的設計是適當的，如圖 3-17。

圖3- 17 共模輸入對 P 型及 N 型電流源之關係圖

圖 3-18 為 Vin 在不同的共模範圍所做之模擬，可發現第一張圖其所拉 開的高度較其餘來的小，乃是因為當輸入都很低時，因為只有 P 型電流源 提供電流，故其o1、o2 所拉開的範圍會被 P 型電流源及 P 型差動對所限制 住，然而此情況對於設計來說並無影響，因其比較器最後有加一反向器可 將其拉至數位位準。

圖3- 18 比較器之模擬

圖 3-19 為共模輸入對比較器功率消耗模擬圖，此圖所模擬的功率消耗 除包含比較器功率，也包含了比較器所需偏壓電路的功率消耗。

對於比較器偏移量(offset)電壓是直接加在整個 ADC 的偏移量上，而此 比較器之偏移量主要由差分對(differential pair)間之不對稱所造成的，但為 了低功率考量，故在此我們不使用任何偏移消除的技術(offset cancellation technique)。

3.3.4 連續近似暫存器(SAR)

連續近似暫存器乃使用CMOS邏輯電路來完成，其原理似一個簡單的 移位暫存器，但是跟移位暫存器不同之處在於多加一些邏輯電路及多工器 去得到我們所需要的操作。由於我們要實現一個 8 位元的ADC，故最少必 須要有八次循環來解出 8 位元。但因操作時其DAC部分會有瞬間功率的消 耗而導致DAC輸出端(即V^BDAC^B)有瞬間電流的流動，因此V^BDAC^B會有微小的電壓 變化；又因必須對輸入訊號做取樣，故多加一次循環來做這些動作，故我 們使用九次循環來完成一次轉換，表 3-1 為DAC部分中的電容下端控制線 操作表格，其與^X[34] ^X相似。故整個連續近似式類比數位轉換器總共需九個 步驟，第一步先做取樣模式，同時也對DAC部分做重置動作，而第二步至 第九步做保持模式，且依序解出最高位元至最低位元。

表3- 1 連續近似暫存器操作 DAC switch control signal Cycle

S8 S7 S6 S5 S4 S3 S2 S1 Comp

0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0

D^B7^B 1 0 0 0 0 0 0

D^B7^B D^B6^B 1 0 0 0 0 0 D^B7^B D^B6^B D^B5^B 1 0 0 0 0 D^B7^B D^B6^B D^B5^B D^B4^B 1 0 0 0 D^B7^B D^B6^B D^B5^B D^B4^B D^B3^B 1 0 0 D^B7^B D^B6^B D^B5^B D^B4^B D^B3^B D^B2^B 1 0 1

2 3 4 5 6 7 8

9 D^B7^B D^B6^B D^B5^B D^B4^B D^B3^B D^B2^B D^B1^B 1

- D^B7^B

D^B6^B

D^B5^B

D^B4^B

D^B3^B

D^B2^B

D^B1^B

D^B0^B

圖3-20 為連續近似暫存器架構圖，其動作原理即是一開始先啟動整個 系統之重置訊號(global reset)，接著內部的重置訊號(i_reset)產生，將所有的 連續近似暫存器的值設為零，接著再使用一些邏輯電路及多工器產生如表 3-1 的運作，圖 3-21 為圖 3-20 中每一個區塊(block)的接腳，然而在圖 3-21 之多工器之運作有三種模式，即右移、將比較器的輸出值儲存及將記憶目 前暫存器的值，其功能的切換由a 及 b 值所決定，如表 3-2 所示。

LVDD Comp

Q

SETQ

CLR

D

S8 S7 S6 S5 S4 S3 S2

block block block block block block block block

global reset i_reset S1

圖3- 20 連續近似暫存器架構

Q

SET Q

CLR

shift D comp

b

MUX

rst

Q

a

muxout

圖3- 21 區塊(block)接腳圖

表3- 2 多工器之運作

a b Function

0 0 shift

0 1 Comp

1 x Memory b

圖3-22 為模擬 SAR，在第一次轉換，我們假設比較器所得到的輸出均

圖3- 22 SAR 模擬圖