應用於無線感測網路之超低耗能連續近似式類比數位轉換器之設計

國立交通大學

電機與控制工程學系

碩士論文

應用於無線感測網路之超低耗能連續近似式

類比數位轉換器之設計

Design of An Ultra-low Power Successive

Approximation Analog-to-Digital Converter for

Wireless Sensor Networks

研 究 生：李國銘

指導教授：洪浩喬 教授

應用於無線感測網路之超低耗能連續近似式

類比數位轉換器之設計

Design of An Ultra-low Power Successive

Approximation Analog-to-Digital Converter for

Wireless Sensor Networks

研 究 生：李國銘 Student：Guo-Ming Lee 指導教授：洪浩喬 Advisor：Hao-Chiao Hong 國立交通大學 電機資訊學院 電機與控制工程學系 碩士論文 A Thesis

Submitted to Department of Electrical and Control Engineering College of Electrical Engineering and Computer Science

National Chiao-Tung University In Partial Fulfillment of the Requirements

for the Degree of Master

In

Electrical and Control Engineering July 2006

應用於無線感測網路之超低耗能連續近似式

類比數位轉換器之設計

研究生：李國銘 指導教授：洪浩喬 博士 國立交通大學電機與控制工程學系碩士班 摘要 隨著製程及設計技術的進步，在電路速度方面已有顯著的提升，例如 電腦中央處理器(CPU)之操作已達到 3GHz 以上。然而，對於可攜式裝置、 感測器及生物應用來說，操作時間的長短卻遠比速度的快慢來得重要，例 如以野生動物偵搜應用，由於其更換電池不易，故需以低耗能之設計來加 長操作時間。 本論文提出利用0.18 微米互補式金氧半製程實現一應用於無線感測網 路之0.9 伏特及 8 位元超低耗能連續近似式類比數位轉換器，此類比數位轉 換器結合了靴帶式(Bootstrapping)及接地式開關(Grounded-switches)的技巧 來減少功率消耗。在低供應電壓下，為了改善訊號雜訊比值，故提出一個 有軌對軌輸入的比較器來使類比數位轉換器有軌對軌的輸入。量測結果呈 現在輸出頻率為 144KS/s 時，此連續近似式類比數位轉換器有著軌對軌 (Rail-to-rail)的輸入及其訊號對雜訊諧波比為 46.67dB，且有效解析度頻寬可 以 到 達 奈 奎 斯 頻 率(72KHz) ， 而 此 類 比 數 位 轉 換 器 之 功 率 消 耗 只 有

2.16μW，此時之 FOM (Figure of merit)可達 0.08pJ/conversion-step，此數值

Design of An Ultra-low Power Successive

Approximation Analog-to-Digital Converter for

Wireless Sensor Networks

Student：Guo-Ming Lee Advisor：Dr. Hao-Chiao Hong

Institute of Electrical and Control Engineering National Chiao-Tung University

Abstract

Following the progress of fabrication process and design skills, the circuit speed has been remarkably promoted. For instance, the center processor unit (CPU) can be operated above 3GHz. For energy-limited applications such as the portable amusement, sensors, and biometrics, a longer operation time is the major concern rather than the speed. For instance, an animal tracking system is expected to sustain for several years as a result of being hard to replace the battery.

This paper presents a 0.9V, 8-bit ultra low power successive approximation analog-to-digital converter for wireless sensor networks in 0.18μm 1P6M CMOS process. The analog-to-digital converter utilizes both bootstrapping and grounded-switches techniques to save the power consumption. A comparator with a rail-to-rail input range is proposed to make the input range of the ADC

the SA ADC has a rail-to-rail input range and a peak signal-to-noise-distortion ratio (SNDR) of 46.67dB with an effective resolution bandwidth (ERBW) up to the Nyquist frequency (72KHz). Its power consumption is as low as 2.16μW corresponding to a figure of merit (FOM) of as low as 0.08pJ/conversion-step. The FOM is 22 times better than the best one of the state-of-the-art works as far as we know.

誌謝

本論文得以順利完成，最主要感謝的是我的指導教授 洪浩喬老師， 真的很慶幸能找到洪老師當我的指導教授，老師能一針見血地指出我的缺 點，且也教導我學業上豐富的知識。在碩士生涯中，覺得收穫良多，不僅 學習到做研究的態度及方法，同時也學習到許多做事應有的態度及精神， 謝謝老師在碩士生涯所給予的指導。謝謝您，老師！ 感謝各位口試委員給予我論文上的指導與建議，口試委員們能指出我 平常沒有注意到的地方，讓我的思考能更加周全，且讓我的論文更完整。 感謝實驗室博班聖泉學長在研究上給予的指導及建議；還有和我一起 為畢業而奮戰的皇承學長及同窗孟軒、鼎鈞、宏慶，這段時間真的蠻辛苦 的，感謝你們的陪伴以及給予的幫助；感謝學弟們芳毅、振綱、榮洲，謝 謝你們平時的關懷和幫忙，非常感謝你們。 感謝我的父母、大哥，一直以來總是給予我最大的支持，在我低落、 灰心的時候，給予我鼓勵。每次我說：「或許可能要多讀一年」，但你們 不僅沒有責備，取而代之的是無限的鼓勵及安慰，始終給予我信心，讓我 能以你們的支持為後盾，無後顧之憂的往前邁進，專心於研究，順利完成 論文。 最後，感謝所以關心我、愛護我及曾經幫助過我的人，因為有你們的 加油、支持及幫助，才能有現在的我，也誠心地祝福你們有美好的未來。 僅將此論文獻給大家，謝謝大家對我的各項幫助。 李國銘 謹識

目錄

T 中文摘要T...TiT T 英文摘要T...Tii TU 誌謝UT... iv TU 目錄UT...v TU 圖目錄UT... vii TU 表目錄UT... ix TU 第一章UT TU緒論UT...1 TU 1.1UT TU研究背景UT...1 TU 1.2UT TU研究動機與目的UT...1 TU 1.3UT TU論文章節組織及研究方法UT...4 TU 第二章UT TU類比數位轉換器簡介UT...5 TU 2.1UT TU積分式類比數位轉換器(Integrating ADC)UT...5 TU 2.2UT TUSigma-delta類比數位轉換器UT...8 TU 2.3UT TU連續近似式類比數位轉換器(SA ADC)UT...9 TU 2.4UT TU循環式類比數位轉換器(Cyclic ADC)UT...10 TU 2.5UT TU管線式類比數位轉換器(Pipelined ADC)UT...11 TU 2.6UT TU快閃式類比數位轉換器(Flash ADC)UT...12 TU 2.7UT TU兩階式類比數位轉換器(Tow-step ADC)UT...12 TU 2.8UT TUTime-interleaved類比數位轉換器UT...13 TU 2.9UT TU低耗能類比數位轉換器選擇UT...14 TU 第三章UT TU超低功率連續近似式類比數位轉換器設計UT... 16 TU 3.1UT TU低供應電壓問題UT...17 TU 3.1.1UT TUSwitched-opamp技巧UT...18 TU 3.1.2UT TUBootstrapping技巧UT...21 TU 3.1.3UT TUGrounded-switches技巧[8]UT...22 TU

3.2UT TU提出之SA ADC [Similar to [8] ]UT...23

TU

TU

3.3.2UT TU數位類比轉換器(DAC)UT...26

TU

3.3.3UT TU比較器UT...28

TU

3.2.1.1UT TU電流模式之比較器(Current mode comparator)UT...28

TU 3.2.1.2UT TUBulk driven架構之比較器UT...29 TU 3.2.1.3UT TU輸入同時連接P及N型差動對之比較器UT...30 TU 3.2.1.4UT TU提出之比較器UT...31 TU 3.3.4UT TU連續近似暫存器(SAR)UT...34 TU 3.3UT TUADC佈局圖UT...36 TU 第四章UT TU模擬與驗證UT... 38 TU 4.1UT TU靜態參數UT...38 TU 4.2UT TU動態參數UT...39 TU 4.3UT TU功率消耗UT...42 TU 4.4UT TUADC模擬結果與比較UT...44 TU 第五章UT TU量測結果UT... 46 TU 5.1UT TU量測環境設定UT...46 TU 5.2UT TU供應電壓為1V之量測結果UT...48 TU 5.2.1UT TU靜態參數UT...48 TU 5.2.2UT TU動態參數UT...49 TU 5.2.3UT TU功率消耗UT...54 TU 5.3UT TU供應電壓為0.9V之量測結果UT...55 TU 5.3.1UT TU靜態參數UT...55 TU 5.3.2UT TU動態參數UT...56 TU 5.3.3UT TU功率消耗UT...60 TU 5.4UT TU供應電壓為0.85V之量測結果UT...60 TU 5.4.1UT TU靜態參數UT...61 TU 5.4.2UT TU動態參數UT...62 TU 5.4.3UT TU功率消耗UT...65 TU 5.5UT TU量測結果與比較UT...65 TU 第六章UT TU結論與未來發展UT... 67 TU 附錄 AUT... 68 TU 附錄 BUT... 72

圖目錄

TU 圖1- 1 超低耗能無線微感測模組系統架構[1]UT...3 TU 圖2- 1 雙斜率類比數位轉換器[3]UT...6 TU 圖2- 2 雙斜率類比數位轉換器操作[3]UT...7 TU 圖2- 3 Sigma-delta類比數位轉換器UT...8 TU 圖2- 4 傳統之連續近似式類比數位轉換器[3]UT...10 TU 圖2- 5 循環式類比數位轉換器[4]UT...10 TU 圖2- 6 管線式類比數位轉換器[5]UT...11 TU 圖2- 7 快閃式類比數位轉換器UT...12 TU 圖2- 8 兩階式類比數位轉換器[5]UT...13 TU 圖2- 9 Time-interleaved類比數位轉換器[2]UT...14 TU 圖3- 1 (a) 高供應電壓 (b) 低供應電壓UT...18 TU 圖3- 2 標準之非反相SC積分器[28]UT...19 TU 圖3- 3 Switched-opamp實現之積分器[28]UT...20 TU 圖3- 4 使用Switched-opamp來取代傳統開關之架構[29]UT...21 TU 圖3- 5 Bootstrapping技巧概念圖UT...21 TU 圖3- 6 使用Bootstrapping技巧之NMOSUT...22 TU 圖3- 7 使用Grounded-switches技巧之SA ADC[8]UT...23 TU 圖3- 8 提出之SA ADCUT...24 TU 圖3- 9 SA ADC區塊圖UT...24 TU 圖3- 10 S/H電路UT...25 TU 圖3- 11 Bootstrapping技巧與傳統傳輸閘形成S/H之功率比較圖UT...26 TU 圖3- 12 電容陣列佈局UT...27 TU 圖3- 13 電流模式之比較器[9]UT...29 TU 圖3- 14 Bulk driven架構UT...30 TU 圖3- 15 輸入同時連接P及N型差動對架構UT...30 TU 圖3- 16 提出之比較器UT...31 TU 圖3- 17 共模輸入對P型及N型電流源之關係圖UT...32 TU 圖3- 18 比較器之模擬UT...33 TU 圖3- 19 比較器之功率消耗UT...33 TU 圖3- 20 連續近似暫存器架構UT...35 TU 圖3- 21 區塊(block)接腳圖UT...35 TU 圖3- 22 SAR模擬圖UT...36 TU 圖3- 23 SA ADC佈局圖UT...36 TU 圖4- 1 DNLUT...38 TU 圖4- 2 INLUT...39

TU 圖4- 3 TT, 1v, 25℃時之頻譜分析圖UT...40 TU 圖4- 4 不同輸入頻率與SNDR的關係UT...41 TU 圖4- 5 在不同之輸入振幅下，不同輸入頻率與SNDR的關係UT...42 TU 圖4- 6 ADC各部分電壓所消耗之功率UT...43 TU 圖4- 7 ADC整體所消耗的功率UT...44 TU 圖5- 1 晶片圖UT...46 TU 圖5- 2 量測環境UT...47 TU 圖5- 3 待測物(DUT)UT...47 TU 圖5- 4 DNL(供應電壓為 1V)UT...48 TU 圖5- 5 INL(供應電壓為 1V)UT...49 TU 圖5- 6 頻譜圖(供應電壓為 1V)UT...50 TU 圖5- 7 不同輸入頻率與SNDR及SFDR的關係(時脈頻率為 1MHz，供應電 壓為1V)UT...51 TU 圖5- 8 不同輸入頻率與SNDR及SFDR的關係(時脈頻率為 2MHz，供應電 壓為1V)UT...51 TU 圖5- 9 不同輸入頻率與SNDR及SFDR的關係(時脈頻率為 3MHz，供應電 壓為1V)UT...52 TU 圖5- 10 不同輸入振幅情況下，不同輸入頻率與SNDR的關係(供應電壓為 1V)UT...53 TU 圖5- 11 不同輸入振幅與SNDR及SFDR的關係(供應電壓為 1V)UT...53 TU 圖5- 12 不同時脈頻率與SNDR的關係(供應電壓為 1V)UT...54 TU 圖5- 13 DNL(供應電壓為 0.9V)UT...55 TU 圖5- 14 INL(供應電壓為 0.9V)UT...56 TU 圖5- 15 頻譜圖(供應電壓為 0.9V)UT...57 TU 圖5- 16 不同輸入頻率與SNDR及SFDR的關係(供應電壓為 0.9V)UT...58 TU 圖5- 17 不同輸入振幅情況下，不同輸入頻率與SNDR的關係(供應電壓為 0.9V)UT...58 TU 圖5- 18 不同輸入振幅與SNDR及SFDR的關係(供應電壓為 0.9V)UT...59 TU 圖5- 19 不同時脈頻率與SNDR的關係(供應電壓為 0.9V)UT...60 TU 圖5- 20 DNL(供應電壓為 0.85V)UT...61 TU 圖5- 21 INL(供應電壓為 0.85V)UT...62 TU 圖5- 22 頻譜圖(供應電壓為 0.85V)UT...63 TU 圖5- 23 不同之輸入頻率與SNDR及SFDR的關係(供應電壓為 0.85V)UT...63 TU 圖5- 24 不同輸入振幅與SNDR及SFDR的關係(供應電壓為 0.85V)UT...64 TU 圖5- 25 不同時脈頻率與SNDR的關係(供應電壓為 0.85V)UT...65

表目錄

TU 表1- 1 ADC規格UT...3 TU 表2- 1 類比數位轉換器種類[2]UT...5 TU 表3- 1 連續近似暫存器操作UT...34 TU 表3- 2 多工器之運作UT...35 TU 表3- 3 ADC各部分之面積UT...37 TU 表4- 1 角模擬UT...40 TU 表4- 2 不同輸入頻率之SNDRUT...41 TU 表4- 3 ADC各部分電壓所消耗之平均功率UT...44 TU 表4- 4 ADC模擬結果UT...45 TU 表4- 5 BenchmarkUT...45 TU 表5- 1 功率消耗(供應電壓為 1V)UT...54 TU 表5- 2 功率消耗(供應電壓為 0.9V)UT...60 TU 表5- 3 功率消耗(供應電壓為 0.85V)UT...65 TU 表5- 4 量測數據之FOMUT...66 TU 表5- 5 BenchmarkUT...66

第一章

緒論

1.1 研究背景

隨著科技資訊不斷地進步，許多傳統的物品已漸漸走向數位化，例如 傳統錄音帶、放影帶已漸漸被光碟取代；體溫計、體重計也漸漸從類比的 模式轉變成數位模式；而數位相機也漸漸取代了傳統相機。原因在於數位 化可以獲得較多的好處，例如可提升精密度，即在相同的體積下可儲存較 多的資訊，且有較好的雜訊抵抗能力，及可處理較複雜的運算等。是故造 成現今數位電子產品的爆發性成長。然而自然界的訊號乃是以類比的型態 存在，為了使其能以數位的方式加以處理，因此類比數位轉換器便成為不 可或缺的橋樑。

1.2 研究動機與目的

近年來，隨著微機電技術的進步與無線傳輸技術的發展，無線感測網 路(Wireless Sensor Networks)的應用範圍越來越廣泛，許多國內外的研究機 構與廠商紛紛投入發展行列，再加上產、官、學對系統晶片(System-on-Chip) 之開發與應用寄予厚望，因此這些領域之相互結合乃是大勢所趨。 由於感測器主要由電池供電，因此感測器本身能夠攜帶的電源十分有 限，再加上更換感測器時耗費的成本，甚至在某些環境下，例如戰場，感 測器的更換並不容易，故在無線網路的架構之下，感測器主要以省電、價 格低廉、體積小、且具有感應環境裝置為目標。在我們國科會總計畫的目 標即是針對無線感測網路，發展與製作出一超低耗能無線微感測模組(Ultra

超低耗能無線微感測模組其應用與系統架構如圖 1-1 所示。在感測環 境中，除了可以是居家環境、農田、草坪、建築物、森林、溪流等與生活 息息相關的地區，也可能是危險的戰場、海洋深處、未知的太空以及酸性 與鹼性的化學環境等，但不論引發受測環境變化的因素為何，對於受測環 境的改變都可歸類於化學、物理或是機械特性變化。然而對於不同的待測 環境變化都應使用相對應的感測器，才能有效的進行感測與監控。因此在 超低耗能無線微感測模組中，直接接觸受測體的將是針對所需而設計與製 作之微感測器（Micro Sensor），利用微機電技術（MEMS Technology）所 製作之微感測器將具有積體化與低耗能化的特性。針對此微感測器，依據 其個別感測特性，設計其所需之混和訊號感測電路（Mixed Mode Sensing Circuit），方可將感測量轉化成電訊號。其次是將此電訊號經由一超低耗能 的類比數位轉換器（Ultra Low Power ADC），轉換成數位訊號以利後端處 理，最後再經由一射頻技術(RF Technology)所設計與製作之無線訊號傳輸 接收電路與天線（RF Transceiver Circuit 與 Antenna），將感測結果傳輸出 去。顯而易見的，這些電路將可以半導體製程技術達到積體化與無線化的 需求，再經由適當的設計，將可達到低耗能化的需求。有別於常見的感測 系統，超低耗能無線微感測模組更具有一微機電技術所設計與製作之微型 能量產生器（Micro Power Generator）或是一附屬的電源供應（Aux Power Supply）部分，再配合上一電源管理電路（Power Manage Circuit），將提 供前述各項電路源源不絕的電源，使得超低耗能無線微感測模組具有長時 化與無線化的效能。

圖1- 1 超低耗能無線微感測模組系統架構X[1] X 類比數位轉換器對總計畫-超低耗能無線微感測模組而言，是一個關鍵 性電路，整個感測系統的精確度主要由本類比數位轉換器所決定，再加上 感測得到的類比訊號相當微弱，易受外界環境雜訊甚至於訊號耦合的干 擾，使得此類比電路成為系統上最為脆弱的部份之一。本論文主要在設計 一個超低耗能的類比數位轉換器，依據總計畫的需求，我們需要一個如下 表1-1 所示規格的類比數位轉換器X[1] X。 表1- 1 ADC 規格 Supply voltage < 1V Sampling rate > 100KHz

Input swing Rail-to-rail

Resolution 8bit

1.3 論文章節組織及研究方法

本論文共分為六章，第一章闡述本論文研究背景、研究動機與目的， 以及研究方法；第二章對各種類比數位轉換器的架構做簡單的介紹與分 析；第三章分析超低功率連續近似式類比數位轉換器之設計及架構；第四 章為設計之模擬及驗證；第五章為晶片量測結果；第六章為結論及未來展 望。 本論文所設計之類比數位轉換器是利用0.18μm CMOS 1P6M 製程來完 成晶片的實現。在所需類比數位轉換器中，著重在低功率的實現，為達到 低功率設計，首先從架構層面來看，由分析各種類比數位轉換器架構的耗 能表現，再藉此挑選出最合適的架構；再從電路層面來看，由於降低供應 電壓通常是最快速降低整體耗能的方法，故降低供應電壓來達到我們低耗 能的需求；最後從電晶體層面來看，由於數位電路的功率消耗與其負載電 容成正比關係，故盡可能的降低數位電路的電晶體大小以減少負載電容， 來降低功率消耗。

第二章

類比數位轉換器簡介

隨著各種不同領域的應用，各式各樣不同特性的類比數位轉換器持續 地被發展及研究，而設計類比數位轉換器主要的目標有三大方向，即高速、 低耗能與高解析度，能在三者之間都有良好的表現才算是一顆高效能的類 比數位轉換器，但要能同時達到這三個要求並不容易，故針對其應用會有 不同架構及特性的類比數位轉換器產生。類比數位轉換器架構種類繁多， 但大致上可就速度來分成三類，如表2-1 所示。 表2- 1 類比數位轉換器種類X[2] X Low-to-Medium Speed, High Accuracy

Medium Speed, Medium Accuracy High Speed, Low-to-Medium Accuracy Integrating Oversampling Successive approximation Algorithmic (Cyclic) Flash Two-step Interpolating Folding Pipelined Time-interleaved

2.1 積分式類比數位轉換器(Integrating ADC)

一般常見的積分式類比數位轉換器為雙斜率積分式類比數位轉換器 (Dual-slope ADC)，顧名思義即是轉換過程中使用兩條不同斜率來完成一次 轉換，其一般架構通常如圖2-1 X[3] X。其架構主要包含一個積分器，一個比 較器，一個控制邏輯電路及一個計數器。

-Vin Vref CI V1 R Control logic start/stop clock Counter Digital Outputs S1 S2 圖2- 1 雙斜率類比數位轉換器X[3] X 對於此雙斜率積分式類比數位轉換器之操作方式主要分成如下三 個步驟。 z 重置期間：將SB2B 接上(turn on)，此即是將積分器的輸出設定為零。 z 輸入電壓積分期間：將SB2B斷開(turn off)，且將SB1B接至-VBin，此時積分B 器開始動作，由於負回授造成虛擬接地，故在電阻R會有一電流 VBinB/R從積分器輸入端流入-VBinB端，此時積分器輸出VB1B將以VBinB/RC之 斜率逐漸地上升，不同的輸入值將會導致不同的斜率，如圖2-2 所 示。而在此期間使用一固定時間TB1，而此B TB1B的大小取決於ADC的解 析度，例如要達到一N位元之類比數位轉換器，則在TB1B期間計數器 至少必須要數 2P N P 次，即TB1B=2P N P *T，其中T為計數器之時脈週期，此 期間完成之後積分器之輸出將達到一峰值VBpeak，其值如(2.1)所示。 B 1 *T RC V V in peak = (2.1) z 參考電壓積分期間：此時將SB1B接至VBrefB，此時電阻R將會有一電流 VBrefB/R流入積分器輸入端，此時積分器輸出VB1B將以VBrefB/RC之斜率下 降，如圖2-2 所示。在此期間計數器會一直數到積分器之輸出小於

零時才會停止，而在此期間所花的時間為TB2，此B TB2B會由於輸入之不 同而有所改變，VBinB愈大，則TB2B會較長，然而由圖2-2，我們可以發 現其關係式(2.2)。 2

*T

RC

V

V

_peak

=

ref _(2.2) 由(2.1)及(2.2)之關係可得(2.3)，再藉由T與n成正比，產生(2.4)，其中nBrefB 代表2P N P ，N為ADC的解析度，而n代表數位輸出值。由(2.4)可以發現此雙斜 率類比數位轉換器之效能與R及C值無關，故可以達到較高的精準度。 ref in

V

V

T

T =

1 2 (2.3) ref in ref

V

V

n

n =

(2.4) Time V1 Vpeak 0 Phase 1 Fixed interval (T1) Phase 2 Variable interval (T2) Variable slope=Vin/RC

Fixed slope=Vref/RC

2.2 Sigma-delta 類比數位轉換器

圖2-3 為 Sigma-delta 類比數位轉換器，Sigma-delta 類比數位轉換器主

要的特色在於使用超頻取樣(Oversampling)及雜訊整型(Noise shaping)的技 巧來得到較高的訊號雜訊比(Signal-to-noise ratio, SNR)。

超頻取樣的技巧乃是利用增加取樣頻率來換取較高的 SNR，假設量化

雜訊(Quantization noise)是在取樣頻譜中是均勻分佈(Uniform distribution)， 所以它的平均值是零，故被稱為白色雜訊(White noise)，若我們所需要的頻 寬不變時，當取樣頻率愈大，則其量化雜訊將會減少，因此可以提高SNR。 Digital Filter 1-bit D/A u(n) y(n) H(z) Quantizer Digital Outputs Z-1 圖2- 3 Sigma-delta類比數位轉換器 雜訊整型的技巧乃藉由回授(Feedback)的使用而將雜訊(Noise)移到高 頻的地方，理論上來說，利用一階之Sigma-delta調變器，當超頻取樣頻率 (Oversampling rate, OSR)增加一倍時可增加約 9dB之SNR，即增加 1.5bit之 解析度；而若利用二階之Sigma-delta調變器，則可增加約 15dB之SNR，即

增加2.5bit之解析度，如(2.5)及(2.6)X[2] ，其中N指使用N-bit之量化器，且愈X

高階的Sigma-delta類比數位轉換器，其雜訊整型的程度也就愈好，但所耗 的成本及功率也會相對的增加。

30log(OSR) 5.17 1.76 6.02N SNR₁st_−order,max = + − + (2.5) 50log(OSR) 12.9 1.76 6.02N SNR₂nd_−order,max = + − + (2.6)

2.3 連續近似式類比數位轉換器(SA ADC)

連續近似式類比數位轉換器主要的構成元件為一個比較器，一個多位 元輸入的數位類比轉換器(Digital-to-Analog Converter, DAC)，及一個連續近 似暫存器(Successive approximation register, SAR)，圖 2-4 為傳統的連續近似 式類比數位轉換器架構。此架構的轉換原理主要是使用二進位搜尋演算法 (binary search algorithm)的觀念，其操作方式主要分成三個部分，分別是取 樣模式、保持模式及電荷重新分佈模式。 z 取樣模式：將 Sb 接至 Vin，而電容下方的開關全切換至 Sb，同時 接上Sa。 z 保持模式：先將Sa打開，接著將Sb接至參考電壓(即VBrefB)，而電容 下端的多工器全接到地，如此保持模式完成。 z 電荷重新分佈模式：此模式是根據輸入而切換電容下端的多工 器，一開始先將最大電容值下端的多工器先接至VBrefB，由電荷重新 分佈原理，可以得到其VBAB=VBref/2，再藉由比較器比較VB BinB及VBrefB/2 之 大小，依據比較器的輸出而決定控制多工器的訊號，依此類推比 較到最後一個位元，接著我們就可以從SAR得到我們所需要的輸 出，如此才算完成一次轉換。

C8 C7 C6 C5 C4 C3 C2 C1 C0 SAR Di gi tal Output Vin Vref Sa Sb VA 9 圖2- 4 傳統之連續近似式類比數位轉換器X[3] X

2.4 循環式類比數位轉換器(Cyclic ADC)

循環式類比數位轉換器(Cyclic ADC)的工作原理與管線式類比數位轉 換器相同。然而循環式類比數位轉換器利用相同的硬體，但是使用不同的 時脈來轉出各個位元，藉此來節省硬體。管線式類比數位轉換器則是類似 利用多個循環式類比數位轉換器在運作，因此可同時轉換各個位元，故轉 換速率較高但硬體也較大。下圖 2-5 所示的是一個每次轉換出一位元的循 環式類比數位轉換器。因此，對於舉例的循環式類比數位轉換器而言，一 個八位元的輸出規格則需要八個時脈來完成轉換。 X2 COMP S/H +Vref -Vref Sample/Hold Comparator B(i) Multiplier V(i) Vin 圖2- 5 循環式類比數位轉換器X[4] X

2.5 管線式類比數位轉換器(Pipelined ADC)

圖 2-6 為管線式類比數位轉換器架構，每一級都使用 S/H 去保持前一

級的殘餘量(residue)，再將此殘餘量輸入一個低解析度 sub-ADC 去產生數

位輸出，接著將此數位輸出經由sub-DAC 去轉變為類比訊號，再把此類比

訊號與此級的輸入相減所得到的殘餘量經由放大器傳送給下一級，最後將 各級的數位輸出經數位校正邏輯(digital error correction logic)後產生整個類 比數位轉換器的數位輸出。 管線式類比數位轉換器的好處在於對面積、速度、解析度、功率消耗 提供一個最理想的平衡，對於大部分的資料轉換器製造商和設計者而言， 它已經變的越來越有吸引力。

…

Vin Digital Output Σ Amplifier

Stage 1

…

Stage k Stage z

Digital Error Correction Logic

S/H Sub-DAC Nk Bits Nk Bits 2Nk Nk Bits Nz Bits N1 Bits Vk-1 Vk residue Vk-1 Vk Sub-ADC Nk Bits 圖2- 6 管線式類比數位轉換器X[5] X

2.6 快閃式類比數位轉換器(Flash ADC)

圖2-7 是快閃式類比數位轉換器的架構，對於一個N位元的快閃式類比 數位轉換器而言, 需要2P N P -1 個比較器，除此之外還需要一個包含 2P N P 個電阻 的電阻分壓器產生所需的參考電壓，而輸入電壓同時輸入與不同的參考電 壓做比較，每個比較器的參考電壓比它的下一級高出一個最小位元(LSB) 刻度。此種型態之ADC主要運用在非常高速的時候，然而其隨著解析度愈 高，所需消耗的硬體會成指數的關係成長。 Digital O utput Vin Vref+ Vref-(2 N -1) to N Enco de r Latch Latch Latch Latch 圖2- 7 快閃式類比數位轉換器

2.7 兩階式類比數位轉換器(Tow-step ADC)

兩階式類比數位轉換器又稱 Subranging 類比數位轉換器，其架構如圖 2-8 所示，由於快閃式類比數位轉換器在實現較高的解析度時，所需要的硬

體如比較器及Latch，都是以指數的關係增加，若轉換成兩階式類比數位轉 換器則可省下相當多的硬體，因其相當於使用了兩級的快閃式類比數位轉 換器，將第一級轉換器之輸出提供給第二級使用，再將兩級轉換器的轉換 輸出做結合而得到數位輸出。

Σ

N Bits Digital Output Buffer

N Bits Digital Output

Residue

Vres

S/H

Σ

Digital Output Buffer

N Bits Digital Output

Residue Vres S/H Vin Coarse ADC N1 bits Coarse DAC N1 bits Fine ADC N2 bits N1 bits (MSB) N2 bits (LSB) 圖2- 8 兩階式類比數位轉換器X[5] X

2.8 Time-interleaved 類比數位轉換器

此種類比數位轉換器主要是將多個類比數位轉換器同時操作以達到高 速的技巧，圖 2-9 為n-channel類比數位轉換器，TB0B為TB1B至TBnB的n倍，假設使 用單一個ADC可以達到 1GHz之取樣頻率，而將此ADC套入在圖 2-9 中，理 想上將可使其取樣頻率達到nGHz，故此架構乃是採用較多的硬體來換取速 度。

Digital Output V_in T₀ T₁ T_i T_n S/H S/H S/H S/H N-bit A/D N-bit A/D N-bit A/D Multiplexe r 圖2- 9 Time-interleaved類比數位轉換器X[2] X

2.9 低耗能類比數位轉換器選擇

一般來說，類比數位轉換器整體所耗的功率主要取決於運算放大器 (Opamp)或比較器所消耗之功率，而Opamp和比較器的負載電容值會影響其 功率消耗。對於比較器而言，其後端主要為數位電路，故負載電容較小， 在此我們模擬一個反相器的輸入電容，發現其值大約為 2fF左右；而對於 Opamp而言，若要形成積分器或是Switched capacitor電路，則需要電容來形 成負回授，然而此電容也為Opamp 之負載電容來源之一，若使用MiM電容 來實現此電容，由於受Design rule限制，可以發現其值最小約為 20fF，故比 較器和Opamp的負載至少就差了 10 倍左右，由於 L m C g = 0 ω ，其中ω0指單一 增益頻寬(unity-gain bandwidth)，gBmB為 L W C I_D⋅μ⋅ _ox⋅ 2 ，故在相同的單一增 益頻寬及μCBoxB(W/L)假設之下，其IBDB與CBLPB 2 P 成正比，故對於Opamp及比較器， 理論上電流就差了100 倍，因此就一般而言，其比較器的功率遠小於Opamp 所消耗的功率。而從X[6] X中，我們可以發現 c 0 5ω ω ≅ (2.7)

其中ωBcB指時脈頻率，故可知時脈頻率愈大時，其所需要的單一增益頻寬也 要愈大，也會使得功率更大。 從以上所述的類比數位轉換器架構而言，首先觀察Opamp及比較器的數 目，再大約估計其所需要的時脈頻率，發現連續近似式類比數位轉換器之 架構主要只有使用一個比較器且時脈頻率也不大，故從架構上而言，其連 續近似式類比數位轉換器為最省電的架構。再藉由從IEEE尋找功率小於 1mW之類比數位轉換器論文X[7] X-X[16] X，發現耗能最低的乃為連續近似式類 比數位轉換器，且在這些1mW以下之類比數位轉換器也以連續近似式類比 數位轉換器為居多。因此藉由架構上的分析及查詢IEEE論文均顯示連續近 似式類比數位轉換器可達到低耗能的需求。 由於總計畫給我們的規格需滿足表1-1，即是要製作一個供應電壓小於 1V，取樣速率大於 100KHz 且功率消耗小於 30μW 之類比數位轉換器，故 在此我們使用連續近似式類比數位轉換器來完成所需的低耗能類比數位轉 換器。 由於供應電壓愈低，其電路之設計愈為困難，故在設計時，暫定供應 電壓為1V 來設計所需之類比數位轉換器。

第三章

超低功率連續近似式類比數位轉換器

設計

從第二章，藉由類比數位轉換器架構上分析及搜尋IEEE論文中，發現 在中解析度(7~8bits)的設計採用連續近似式類比數位轉換器，乃是最省電的 架構，故連續近似式類比數位轉換器便成為我們首選的架構。然而，由於 電池供應整個系統之能量，而電池的能量又有其限制的，是故必須著重在 低功率方面的實現。以連續近似式類比數位轉換器的架構上而言，有類比 電路及數位電路：對數位電路來說，功率消耗X[3] X可被表示為 PBdigitalB=fCVP 2 P (3.1) 其中V 是供應電壓，C 是負載電容值，f 是時脈頻率，而在此式中，影響功 率較大的參數乃是供應電壓，故降低供應電壓是最有效達到降低數位電路 功率的方法；再以類比電路來說，例如運算放大器、比較器、電阻鍵、偏 壓電路，其主要都有靜態偏壓電流，從P=IV 中可知，對於同等電流的來說， 較小的 V 值將可以導致較小的功率消耗，是故對於一般的類比電路而言， 藉由降低供應電壓來減少功率消耗也是較有效率的方法，因此需將整個系 統操作在低供應電壓中。 在國科會總計畫之中，由於要實現一個超低耗能無線微感測模組，其 電源乃是來自於電池，而在晶片中所需要的供應電壓由電源管理 (Power management)來提供，若將類比電路和數位電路是供應電壓設定不一樣的 話，電源管理(Power management) 則需要額外的電路來產生不同的供應電 壓，此舉將會導致額外的功率消耗，故我們必須將類比及數位電路之供應 電壓統一，因此暫定供應電壓為1V。此供應電壓的設定對於數位電路的操 作並無太大的影響，但對於類比電路來說，當供應電壓太低時，則會有某

些條件上的限制，然而我們所需要的ADC 就剛好存在由於操作在低供應電 壓所帶來的限制。

3.1 低供應電壓問題

為了達到低耗能的效果，故將系統操作在低電壓中，而在此低供應電 壓之中，其臨界電壓(threshold voltage)並不會隨供應電壓降低而變小，然而 此現象將會對類比電路造成某些影響X[17] X，例如對於一個傳統的類比開 關，假設此類比開關是用基本的傳輸閘(transmission gate, TG)來實現，若此 開關是要傳送一個類比訊號輸入，則在傳送低電位(即 0 至VDD-VBtnB)時主要 由靠NMOS導通來傳輸，而在高電位的部分(即|Vtp|至VDD)主要由靠PMOS 導通來傳輸，對於一個高供應電壓系統而言，類比開關之輸入與導通性的 關係如圖3-1(a)，我們可發現PMOS及NMOS的導通區域將會重疊，故在高 供應電壓系統之下，若使用傳輸閘來當類比開關，其開關的輸入是可以從0 至VDD的所有範圍。 但若類比電路剛好操作在 NMOS 及 PMOS 均為不導通的狀態，如圖 3-1(b)，即當類比輸入大於 VDD-Vtn，但小於|Vtp|，即|Vtp|>Vin>VDD-Vtn， 由此我們可以推導出

VDD

Vtn

Vtp

|

+

>

|

(3.2) 當滿足(3.2)時，在此 VDD 過低的狀態下，NMOS 和 PMOS 均不會導通， 即是對一個類比輸入來說，使用一個傳統的開關，其輸入端訊號將在某一 範圍將會有dead zone，使得類比開關無法傳送軌對軌的類比輸入訊號，故 將會嚴重的影響到整體電路的效能，而對於我們的設計之中，剛好存在此 一問題。

VDD 0 NMOS PMOS Vtn VDD 0 NMOS PMOS Vtn

High supply voltage |Vtp|+Vtn<VDD

Low supply voltage |Vtp|+Vtn>VDD |Vtp| Vin (V) Vin (V) VDD/2 VDD/2 Co nd uctance(g ds ) Co nd uctance(gd s) |Vtp| (a) (b) 圖3- 1 (a) 高供應電壓 (b) 低供應電壓 由於低供應電壓所造成的問題導致傳統的類比開關不適用，從(3.2)中 可知，若要解決此問題，直覺上便是增加VDD或是降低臨界電壓(threshold voltage)，然而增加VDD將造成較高的功率消耗；而降低臨界電壓則必須使 用到低電壓製程(low-Vt process)X[18] ，但此舉將會增加製程的複雜度及帶來X 高成本，而且也會造成較大的漏電流(leakage current)，故在此我們不使用低 電壓製程。然而若不使用特殊製程來解決此一問題，則必須要藉由電路技 巧來克服此一問題，在目前主要有以下幾種解決方法： z 開關放大器技巧(Switched-opamp technique)X[19] X-X[26] X z 拔靴法(Bootstrapping technique)X[27] X-X[28] X z Grounded-switches技巧X[8] X

3.1.1

Switched-opamp 技巧

Switched-opamp的技巧主要由開關電容(Switched-capacitor, SC)的技巧 所衍生而來，圖3-2 為一個標準的非反相式SC積分器(Standard noninverting switched-capacitor integrator)，若此積分器要操作在低供應電壓，則會面臨

到低供應電壓所帶來的限制。從圖3-2 中可發現第一個Opamp後面緊接著一 個類比開關，由於Opamp之輸出範圍容易涵蓋VDD/2 附近，甚至有些Opamp 有著軌對軌之輸出，導致在其後所接之類比開關也需要有傳輸軌對軌輸入 的能力，然而就先前所述之低供應電壓的問題，Opamp之後的類比開關將 會無法正確的把訊號傳至後端，而Switched-Opamp的技巧就被使用來解決 此一問題。Switched-opamp的技巧即是將Opamp與其輸出端所接之類比開關 整合在一起，則此Opamp就不需要經由類比開關而能將輸出訊號傳至後 端，解決了操作在低供應電壓的問題。圖3-3 為使用Switched-opamp技巧來 實現的積分器，其將圖3-2 之中有問題的SB1B整合在Opamp之中，讓此Opamp 有著ON及OFF的功能，此即為Switched-opamp的技巧，藉由此來解決低供 應電壓所帶來之問題。 Vo Overall feedback V4 V2 V3 V4 S1,

φ

2 S3,

φ

2 S2,

φ

1 S4,

φ

1 圖3- 2 標準之非反相SC積分器X[25] X

Vo Overall feedback V4 V2 V3 V4 S2,

φ

1 S3,

φ

2 S4,

φ

1 Sb,

φ

1 Sa,

φ

2 圖3- 3 Switched-opamp實現之積分器X[25] X 然而 Switched-opamp 的技巧也被使用在原本架構上不是 Opamp 搭配 Switch 來 做 整 合 的 情 形 之 下 ， 如 圖 3-4 ， 在 S/H 電 路 部 分 ， 使 用 Switched-opamp 來實現一個類比開關。對於高供應電壓之下，使用傳統的 開關可使輸入達到軌對軌的效果，但在此為操作在低供應電壓之下，如先 前所述，低供應電壓無法使傳統的類比開關輸入有軌對軌的效果，因此可 使用一有軌對軌輸入之 Opamp 來使其輸入能有軌對軌的範圍，再經由

Switch-opamp 的技巧將 Opamp 與 Switch 做整合成為一 Switched-opamp 的

電路來取代原先的傳統開關。然而用Switched-opamp 的電路來取代一個傳

Nbit C -array DAC SAR VDD Vin ground VDD Vrefc Digital Output Reset Switched -opamp S/H Circuit 圖3- 4 使用Switched-opamp來取代傳統開關之架構X[26] X

3.1.2

Bootstrapping 技巧

由於低供應電壓所帶來的問題，導致使用TG 當 switch 的方法會使輸入 訊號在VDD/2 附近的區域將會有 dead zone，Bootstrapping 技巧主要的原理 就是把電壓升高，產生一個比VDD 還要高的電位來使用，如圖 3-5 所示，

理想上可將0 與 VDD 的訊號經過 boosted clock driver 來產生 0 與 2VDD 的

輸出，再將此輸出接至 NMOS 的 gate 端。以一個用 NMOS 來當 switch 為

例，將此經過boosted clock driver 的訊號置入 NMOS 的 gate 端，如圖 3-6，

當Vin 為 VDD 時，可發現其導通的範圍會增加，藉此來克服低供應電壓的

問題，但此種方法比一般的開關來的複雜，故會增加電路複雜度及耗能。

Boosted clock driver

VDD Vin = VDD = VDD-VtnVout 2VDD Vin =VDD Vout = min {VDD, _{2 VDD - Vtn}} Bootstrapping 圖3- 6 使用 Bootstrapping 技巧之 NMOS

3.1.3

Grounded-switches技巧

X

[8]

X 對於傳統之SA ADC 如第二章圖 2-4 所示，為了避免開關 Sa 造成漏電 流的問題，故需將類比地端(Analog ground)接至 VDD/2 處，然而由於整個 系統需操作在低供應電壓之中，即是|Vtp|+Vtn>VDD，故將發生如先前所述 之低供應電壓問題。在低供應電壓時，開關之輸入主要只能操作在接近VDD 或是VSS，由於這些需求並無法同時達成，故傳統的 SA ADC 架構在此不 適用。 在X[8] X中提出了使用Grounded-switches的技巧來改善傳統SA ADC架構 操作在低供應電壓下的問題，藉由將傳統的SA ADC架構做些改變，把輸入 訊號由比較器負端移至比較器正端，即是將輸入訊號與DAC分開。圖 3-7 為改變後的架構，經由此改變可以發現在DAC端只有Vref及VSS的輸入，對 於操作在低供應電壓之下，此舉是非常有利的，故在DAC端的類比開關不 會有低供應電壓的問題。而此架構在比較器的正端，即S/H電路，由於其連 結了輸入訊號，故輸入訊號在接近VDD/2 處，將導致低供應電壓問題，因 此在X[8] X中使用了time-interleave的方法來改善問題，但其輸入訊號範圍仍然 受限。

Vref C8 C7 C6 C5 C4 C3 C2 C1 C0 Vin SAR 9 reset VDAC S8 S7 S6 S5 S4 S3 S2 S1 Ci+1=2Ci, i=1,2,…,7 C1=C0 Digital Output clock 2:1 CH1 CH2 fs 圖3- 7 使用Grounded-switches技巧之SA ADCX[8] X

3.2 提出之SA ADC [Similar to

X

[8]

X

]

對於傳統之SA ADC 而言，如圖 2-4 所示，由於整個系統需操作在低供 應電壓之中，若要有軌對軌的輸入訊號時，傳統的開關將會造成問題，然 而觀察此傳統SA ADC 架構可以發現，需要傳輸軌對軌的輸入訊號之類比 開關總共有十個，故我們需對此十個類比開關做處理。我們以bootstrapped switch 來取代此十個類比開關，以解決低供應電壓所帶來的問題，然而此 舉雖然解決了低供應電壓的問題，但卻帶來了較高的電路複雜度及較高的 耗能。 此傳統的SA ADC架構還存在另一問題，即是由於當此架構操作在保持 模式的時候，我們可以得到VBAB=-VBinB，故當VBinB愈大時其VBAB則會得到愈大的負 值，倘若比較器負端電壓VA負值過大，而開關Sa又使用一般之TG來實現的 話，將會造成開關Sa的部分會有漏電流現象發生，然而為了避免開關Sa發 生漏電流的情況，於是我們採用了X[8] X所提出的grounded-switches的技巧去

入範圍上的限制，無法滿足我們所需求的軌對軌輸入功能，是故我們將輸 入端的switch改成使用bootstrapped switch來取代傳統TG所構成的switch，圖 3-8 為我們提出之SA ADC架構。 Vref C8 C7 C6 C5 C4 C3 C2 C1 C0 Vin SAR 9 reset Cs bootstrapped switch VDAC S8 S7 S6 S5 S4 S3 S2 S1 Ci+1=2Ci, i=1,2,…,7 C1=C0 Digital Output 圖3- 8 提出之 SA ADC

此架構主要分成四個部分，即是取樣保持電路(sample and hold circuit, S/H)、Digital-to-Analog Converter (DAC)、比較器、連續暫存器(SAR)，如

圖3-9。然而此架構和傳統的 SA ADC 架構的操作原理大致相同，此 SA ADC 的操作主要分成兩個部分 1. 對 S/H 做取樣模式，且同時對 DAC 進行重置 2. 對 S/H 做保持模式，且對 DAC 做電荷重新分佈模式。 故共需九個循環來完成一次轉換。 S/H Vin ₈ Digital Output VDAC COMP Vref ‧‧‧ DAC SAR 圖3- 9 SA ADC 區塊圖

3.3.1

取樣保持電路(S/H)

由於低供應電壓的問題所導致類比開關將在 VDD/2 附近處產生 dead zone，在此我們採用 bootstrapping 的技巧來克服。圖 3-10 為我們的取樣保 持電路，架構主要由一簡單的傳輸閘及電容 Cs 所構成，而 boosted clock driver 主要的目的是將 N 型電晶體 N3 的閘極電壓升至較高的電位，讓其導 通性好，由我們所使用的架構來分析，可將 N 型電晶體 N3 的閘極電位提 升至2VDD-Vtn，然而 N3 只能容許輸入在 0 至 2(VDD-Vtn)之間的電壓導通， 故再加一P 型電晶體 P2 去提高當 Vin 在接近 VDD 時的導通性。 N0 N1 CK N3 Vin P0 N2 Cs Boosted clock driver global reset Vsh CK CKsw P2 圖3- 10 S/H 電路 下圖3-11 為使用圖 3-10 bootstrapping 技巧的 S/H 電路架構與使用傳統 傳輸閘之 S/H 電路用 HSPICE 模擬來做耗能比較，可明顯的發現使用 bootstrapping 技巧所完成的 S/H 電路明顯比使用傳統傳輸閘所完成的 S/H 電路所消耗的功率來得多，故除了必要，否則應盡量避免 bootstrapping 技 巧的使用。

0 0.2 0.4 0.6 0.8 1 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 x 10-7 Input Amplitude (V) P o w er D issi p at io n (W )

Bootstrapped switch, mean power=0.126 Wμ

Transmission gate, mean power=0.029 Wμ

圖3- 11 Bootstrapping 技巧與傳統傳輸閘形成 S/H 之功率比較圖

3.3.2

數位類比轉換器(DAC)

在此處的數位類比轉換器主要是由加權二進位電容(binary-weighted capacitor)陣列所形成，DAC的輸入主要是藉由連續近似暫存器所發出的一 些控制線來控制電容的底端接地或者是接參考電壓，使用電荷重新分佈

(charge redistribution)原理來產生VBDACB電壓，即DAC的輸出電壓，藉由比較

VBinB取樣保持後的值與VBDACB的大小來決定決定比較器的輸出，將比較器的輸 出送入連續近似暫存器後產生新的控制訊號來控制DAC。 為了能得到較小的功率消耗，故在此推算其數位類比轉換器功率消耗 之式子，在DAC 部分之操作主要有重置模式及電荷重新分佈模式，當在重 置模式時，主要是將電容兩端接至地；而在電荷重新分佈模式時，其DAC 的輸出點是浮接狀態，故DAC 部分無靜態功率之消耗，因此在此處其數位 類比轉換器之功率主要由暫態功率所決定，藉由推導(如附錄 A)可產生下式

zero. as defined is DAC, the of outputs digital the are to frequency, clock the is (3.3) DAC, the of e capacitanc total the is where ) 2 2 1 ( )] 2 2 1 )( 2 2 1 [( 2 1 2 9 1 9 8 1 7 1 2 6 0 1 8 8 9 1 1 0 9 8 8 2 ⎪ ⎪ ⎩ ⎪ ⎪ ⎨ ⎧ ⎭ ⎬ ⎫ ⎩ ⎨ ⎧ + − + − + + − =

∑

∑

∑

= = + − − + − = − D D D f C D D D CV f P clk i k k k i i i i j j j i ref clk vref 藉由(3.3)，我們可以知道當 C 值愈小，所消耗的功率就會愈小，而單位電 容值必須依據熱雜訊(thermal noise)的分析及製程因素所決定，藉由我們分 析熱雜訊的結果，如附錄B，可發現最小的電容值只需大於 4.3aF 即可，但 因為此值太小，受限於製程因素，因此無法實現。因此我們依據佈局(layout) 的因素，且考慮尖端放電及佈局規則(Design rule)來決定 C 值，最後所決定 的C 值約為 24fF。 A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A B B B B B A A B B B B B A A A A B B B B B A A B B B B B A A A A B B C C C C C C B B A A A A B B C C C E E C C C B B A A A A B B C C D D F D D C C B B A A A A A A E D D H D D E A A A A F G I G F A A A A E D D D D E A A A A A A B B C C D D F D D C C B B A A A A B B C C C E E C C C B B A A A A B B C C C C C C B B A A A A B B B B B A A B B B B B A A A A B B B B B A A B B B B B A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A

以整個SA ADC 來說，DAC 部分是最敏感的，整個 ADC 的解析度受 到電容與電容之間的比值影響很大，再加上其最小的電容值很小，故容易 受到其他非理想效應的影響，因此在佈局方面需十分小心。在佈局方面必 須要盡可能的讓其電容與電容之間較為匹配，由於匹配的考量，二進位加 權 電 容 陣 列 使 用 了 多 個 單 位 電 容 來 實 現 ， 且 在 排 列 方 面 也 使 用 common-centroid 的方式來擺放電容，如圖 3-12，盡可能的讓其 X、Y 軸均 對稱來達到更好的電容匹配，最後在電容陣列的外圍使用了dummy 電容來 使匹配更好。

3.3.3

比較器

傳統上，一般的比較器通常使用一對差動對(differential pair)當做輸入 級，但由於我們希望能有較好的SNR 及對雜訊的容忍力能較高，故需要一 個軌對軌(rail-to-rail)輸入振幅的比較器，因此一般的比較器不適用，然而能 滿足此需求之比較器，一般有以下幾種方法：

z 電流模式之比較器(Current mode comparator) z Bulk driven 架構之比較器

z 輸入同時連接 P 及 N 型差動對之比較器

3.2.1.1 電流模式之比較器(Current mode comparator)

圖3-13 為電流模式比較器之架構，在節點A與B有著較低的輸入阻抗， 就其大訊號分析，節點A與B之靜止(quiescent)電壓VBQB為VDD-VBGS2，因此B iB1B及 iB2B分別為(VBAB-VBQB)/R及(VBB B-VBQB)/R，此架構乃藉由比較iB1B及iB2B的不同而得到比較器 的輸出，因此VBAB及VBBB端將會有電流的流動，對於非固定電壓源的輸入，將 會造成輸入端電位的變化，而就本文所提出的SA ADC架構，比較器的輸入 乃為DAC的輸出及S/H的輸出，其主要均是依靠電容存值來提供比較器的輸

入，因此將會導致輸入端電位變化而造成精確度的下降，故電流模式之比 較器不適用於本文所提出的SA ADC架構。

latch

Vbias latch Vbias

Output to D flip-flop VDD M2 VB R i1 i2 B A VA 圖3- 13 電流模式之比較器X[9] X 3.2.1.2 Bulk driven架構之比較器 Bulk driven的架構主要如圖 3-14，從圖中可以發現其輸入電壓是直接 灌入至bulk端，由X[29] XX[30] X可知使用bulk-driven架構適合操作於低供應電壓 且有軌對軌的輸入，對於PMOS來說，其VBtpB與bulk電壓的關係式為 ) 2 2 ( | | | |V_tp =V_t0 +γ φ_F −V_BS − φ_F (3.4) 其中VBt0B為無body effect時之臨界電壓。從圖 3-14 中，其M1、M2 主要的不 同在於bulk端的輸入電壓，而VBtpB會隨著bulk電位而改變，藉由改變VBtpB可以得 到不同的電流值，藉此達到比較的效用。但對於PMOS來說，其源極與汲極 對於bulk端存在著pn界面，由於我們需要軌對軌的輸入，故可能會造成pn 界面漏電流的發生，因此會存在改變輸入電壓的危險性，對於我們的設計

Vin1 Vin2 Load Load Vbias M1 M2 圖3- 14 Bulk driven 架構 3.2.1.3 輸入同時連接P及N型差動對之比較器 常見的比較器僅使用單一個差動對(differential pair)來當輸入級，故共 模範圍就被限制住了，為了擴展輸入的共模範圍，X[31] XX[32] X採用了將輸入 同時連接P及N型的差動對使輸入有軌對軌的能力，如圖 3-15 所示。輸入同 時連接P及N型差動對其操作將分成三部分。當共模輸入較低時，其只有P 型差動對操作；在共模輸入較高時，只有N型差動對操作；然而共模輸入介 於兩者之間時，P型及N型差動對將同時操作，則其gBmB將會比單一差動對操 作還高。對於Opamp的設計來說，一個較穩定的gBmB可得到較穩定的開迴路

增益(open loop gain)及單一增益頻率(unity-gain frequency)，故需額外的電路

來維持gBmB穩定；然而對於比較器來說，只需把兩個不同的輸入比較出來即

可，故可省略掉使gBmB穩定的電路。

Vin1 Vin2

3.2.1.4 提出之比較器 就上述的方法均是可以達到軌對軌輸入範圍之比較器，然而由於所提 出的SA ADC架構中，對於比較器的輸入端是由電容存值給予比較器輸入， 為了維持其精準確，故需要有高輸入阻抗。對於電流模式之比較器的輸入 端為低阻抗，故將影響輸入端電壓位準的改變；而bulk driven架構之比較 器，其藉由提供MOS之bulk端電位去產生不同的threshold voltage，進而產 生不同的電流來做比較，然而bulk端對於drain端及source端在 1V的輸入範 圍下，將可能會造成pn界面的漏電流而導致輸入端的電位改變，故在此我 們採用輸入端同時連接P及N型的差動對來實現軌對軌的輸入，在此僅作為 比較器之用，故不採用額外的電路來使其gBmB穩定，也可減少功率消耗。 接著在N 型的差動對使用電流鏡負載，藉此將電流彙整起來，再使用 正回授(positive feedback)加大其增益，使其能比較更小的電流差距，但缺點 在於會有比較嚴重的磁滯(hysteresis)現象，故再加 reset MOS (N3、N5)來減 低磁滯的影響，而最後再加一反向器將訊號拉至數位訊號位準，其架構如 圖3-16 所示。 P8 N8 P5 P6 P4 N3 N4 N6 N5 P3 P2 P0 P1 P7 N2 N7 N1 N0 bias1 bias2 reset reset Vin1 Vin2 Vin1 Outp o1 o2 Outn 圖3- 16 提出之比較器

至VDD時主要由N型差動對操作，然而由於供應電壓過低，因此將使得輸入 在VDD/2 附近時會有一地帶造成PMOS及NMOS之均脫離飽和區，然而又由 於N型差動對有Body effect，故使得共模輸入在較高的範圍，即N型差動對 操作範圍中，也都瀕臨在飽和區與Sub-threshold區之間，然而由X[33] X可知， 在次臨界(Sub-threshold)區域仍有其電流存在，其電流公式為 ) ) / ( exp( 0 q kT n V I L W i GS D D ≅ (3.5)

其中n為Sub-threshold slope factor，而IBD0B為Process-dependent parameter，且

與VBSBB及VBTB有關。因此在設計之中，當輸入在VDD/2 附近時，將使得PMOS 及NMOS差動對同時提供Sub-threshold電流來維持比較器之操作，經由 HSPICE的模擬驗證，如此的設計是適當的，如圖 3-17。 圖3- 17 共模輸入對 P 型及 N 型電流源之關係圖 圖 3-18 為 Vin 在不同的共模範圍所做之模擬，可發現第一張圖其所拉 開的高度較其餘來的小，乃是因為當輸入都很低時，因為只有 P 型電流源 提供電流，故其o1、o2 所拉開的範圍會被 P 型電流源及 P 型差動對所限制 住，然而此情況對於設計來說並無影響，因其比較器最後有加一反向器可 將其拉至數位位準。

圖3- 18 比較器之模擬

圖 3-19 為共模輸入對比較器功率消耗模擬圖，此圖所模擬的功率消耗

對於比較器偏移量(offset)電壓是直接加在整個 ADC 的偏移量上，而此 比較器之偏移量主要由差分對(differential pair)間之不對稱所造成的，但為 了低功率考量，故在此我們不使用任何偏移消除的技術(offset cancellation technique)。

3.3.4

連續近似暫存器(SAR)

連續近似暫存器乃使用CMOS邏輯電路來完成，其原理似一個簡單的 移位暫存器，但是跟移位暫存器不同之處在於多加一些邏輯電路及多工器 去得到我們所需要的操作。由於我們要實現一個 8 位元的ADC，故最少必 須要有八次循環來解出 8 位元。但因操作時其DAC部分會有瞬間功率的消

耗而導致DAC輸出端(即VBDACB)有瞬間電流的流動，因此VBDACB會有微小的電壓

變化；又因必須對輸入訊號做取樣，故多加一次循環來做這些動作，故我 們使用九次循環來完成一次轉換，表 3-1 為DAC部分中的電容下端控制線 操作表格，其與X[34] X相似。故整個連續近似式類比數位轉換器總共需九個 步驟，第一步先做取樣模式，同時也對DAC部分做重置動作，而第二步至 第九步做保持模式，且依序解出最高位元至最低位元。 表3- 1 連續近似暫存器操作

DAC switch control signal Cycle S8 S7 S6 S5 S4 S3 S2 S1 Comp 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 DB7B 1 0 0 0 0 0 0 DB7B DB6B 1 0 0 0 0 0 DB7B DB6B DB5B 1 0 0 0 0 DB7B DB6B DB5B DB4B 1 0 0 0 DB7B DB6B D5B B DB4B DB3B 1 0 0 DB7B DB6B DB5B DB4B DB3B DB2B 1 0 1 2 3 4 5 6 7 8 9 _DB7B DB6B DB5B D4B B DB3B DB2B DB1B 1 - DB7B DB6B DB5B DB4B DB3B DB2B DB1B DB0B

圖3-20 為連續近似暫存器架構圖，其動作原理即是一開始先啟動整個 系統之重置訊號(global reset)，接著內部的重置訊號(i_reset)產生，將所有的 連續近似暫存器的值設為零，接著再使用一些邏輯電路及多工器產生如表 3-1 的運作，圖 3-21 為圖 3-20 中每一個區塊(block)的接腳，然而在圖 3-21 之多工器之運作有三種模式，即右移、將比較器的輸出值儲存及將記憶目 前暫存器的值，其功能的切換由a 及 b 值所決定，如表 3-2 所示。 LVDD Comp Q Q SET CLR D S8 S7 S6 S5 S4 S3 S2

block block block block block block block block

global reset i_reset S1 圖3- 20 連續近似暫存器架構 Q Q SET CLR D shift comp b MUX rst Q a muxout 圖3- 21 區塊(block)接腳圖 表3- 2 多工器之運作 a b Function 0 0 shift 0 1 Comp 1 x Memory b 圖3-22 為模擬 SAR，在第一次轉換，我們假設比較器所得到的輸出均

圖3- 22 SAR 模擬圖

3.3 ADC 佈局圖

此次提出的SA ADC使用 0.18μm 1P6M CMOS製程來實現，圖 3-23 為

ADC電路佈局圖，整個晶片(包含PAD)的面積為 1.03 x 0.70mmP 2 P ，而其各部 分的面積列於表3-3 中，此ADC之active area約為 0.062mmP 2 P 。 圖3- 23 SA ADC 佈局圖

表3- 3 ADC 各部分之面積 Component Area(μm x μm) S/H 57 x 105 Comparator 190 x 25 DAC 215 x 186 SAR 90 x 124

第四章

模擬與驗證

在本章將呈現對整個晶片Post-Simulation 之結果。

4.1 靜態參數

圖 4-1 為依據我們設計的架構所模擬出來的微分非線性(Differential

nonlinearity, DNL)，從模擬所得到的 DNL 為 0.18/-0.34LSB。而圖 4-2 為積 分非線性(Integral nonlinear, INL)，由模擬所得到的 INL 為 0.28/-0.30LSB。

0 50 100 150 200 250 −0.35 −0.3 −0.25 −0.2 −0.15 −0.1 −0.05 0 0.05 0.1 0.15 Output code DNL[LSB] 圖4- 1 DNL

0 50 100 150 200 250 −0.3 −0.2 −0.1 0 0.1 0.2 Output code INL[LSB] 圖4- 2 INL

4.2 動態參數

圖4-3 為在 TT, 1v, 25℃時，輸入約為-1dBFS, 1KHz 正弦波訊號時的頻

譜分析圖，由此模擬我們可以計算出訊號對雜訊諧波比(Signal to noise and distortion ratio, SNDR)為 48.4732dB，因此可以計算出有效位元(Effective number of bits, ENOB)約為 7.7597 位元。接著我們模擬在不同情況下所得到

0 1 2 3 4 5 x 104 −90 −80 −70 −60 −50 −40 −30 −20 −10 0 Frequency(Hz)

Power Density (dBFS/bin)

SNDR=48.4732 dB ENOB=7.7597 bit

圖4- 3 TT, 1v, 25℃時之頻譜分析圖

表4- 1 角模擬

Process corner SNDR(dB) ENOB(bit)

TT, 1V, 25℃ 48.4732 7.7597 FF, 1V, 25℃ 48.3966 7.7469 FS, 1V, 25℃ 48.6815 7.7943 SF, 1V, 25℃ 45.3432 7.2397 SS, 1V, 25℃ 48.5984 7.7805 SS, 0.9V, 125℃ 48.6741 7.7930 FF, 1.1V, -40℃ 48.3658 7.7418 SS, 0.9V, 125℃, R+10% 48.7075 7.7986 FF, 1.1V, -40℃, R-10% 48.3872 7.7454 SS, 0.9V, 125℃, FF_MiM 48.4989 7.7639 FF, 1.1V, -40℃, FF_MiM 48.0518 7.6897 表4-2 為不同之輸入頻率對 SNDR 的模擬，用此數據作圖 4-4，從觀察 可發現在高頻時其 SNDR 仍為良好，故此設計其有效解析度頻寬(Effective

resolution bandwidth, ERBW)可達到 Nyquist frequency。圖 4-5 為在不同之輸

入振幅下，不同輸入頻率對 SNDR 作圖，由此圖中可發現雖然是在不同的

輸入振幅下，但其SNDR 在輸入頻率高的地方均無衰減的現象。

表4- 2 不同輸入頻率之 SNDR

Fin (Hz) SNDR (dB) ENOB (bit)

10k 48.3060 7.7319 20k 48.4270 7.7520 30k 48.3851 7.7450 40k 48.4192 7.7507 50k 48.4821 7.7611 55k 48.5070 7.7653 0 10 20 30 40 50 0 5 10 15 20 25 30 35 40 45 50 Input Frequency (KHz) SNDR (dB) 圖4- 4 不同輸入頻率與 SNDR 的關係

0 10 20 30 40 50 60 5 10 15 20 25 30 35 40 45 50 Input Frequency (KHz) SNDR (dB) −1dBFS −3dBFS −6dBFS −10dBFS −20dBFS −30dBFS −40dBFS Input Amplitude 圖4- 5 在不同之輸入振幅下，不同輸入頻率與 SNDR 的關係

4.3 功率消耗

HSPICE 模擬功率消耗主要有兩種：一是使用 RMS 的方法計算功率消 耗，另外一種為使用平均的方式來計算功率消耗。而在超低耗能的設計中， 因為功率相當小，再加上供應電壓與地之間除了有穩定電源所設計的 decoupling 電容，且也存在著 PAD 與 PAD 之間的電容，外加一些雜散電容，

由於電容乃為儲能元件，故會提供給ADC 功率，因此瞬間功率部分由供應 電壓與地之間的電容所供給；且再加上量測儀器在量測功率時，乃是週期 性取點，故使用平均功率的方式來模擬功率消耗較為合理。 圖4-6 為模擬出來各部分電壓所消耗的功率，從圖中可發現類比部分所 耗的功率較大，而在此由於 Vin 所消耗的功率太小，故不考慮。圖 4-7 為 ADC 總消耗功率，計算其輸出碼從 0 至 255 所消耗之功率取其平均，發現 平均功率為3.08μW。表 4-3 為各部分電壓所耗之平均功率表，而在此我們

將各個部分的電流源均當成是獨立電流源，但若將 AVDD、DVDD 及 Vref 電流源接在一塊，將會使其功率消耗更低。 0 50 100 150 200 250 0 0.5 1 1.5 2 2.5x 10 −6 Output Code Power (W) Analog Power Digital Power Vref Power 圖4- 6 ADC 各部分電壓所消耗之功率

0 50 100 150 200 250 2.7 2.8 2.9 3 3.1 3.2 3.3 3.4 3.5 x 10−6 Output Code Power (W) Total Power Mean Power 圖4- 7 ADC 整體所消耗的功率 表4- 3 ADC 各部分電壓所消耗之平均功率 Mean power (μW) P(AVDD) 1.82 P(DVDD) 0.63 P(Vref) 0.63 Total power 3.08

4.4 ADC 模擬結果與比較

表4-4 為ADC之模擬結果摘要，用此數據來與一些IEEE論文做比較X[7] XX [8] XX[9] XX[35] XX[36] X。就比較ADC而言，一個重要的參數FOM(Figure of merit) 被使用來評估ADC之好壞，考量到解析度，頻率及功率消耗，FOM之式子X[37] XX [38] X為 ERBW Power FOM _ENOBDC ⋅ ⋅ = 2 2 , (4.1)

其中 ENOB,DC 為當其輸入訊號在接近 DC 時所量得之 ENOB，而 ERBW 為其-3db 頻率。表 4-5 為 ADC 效能與先前之文獻做比較，可發現此 ADC 的FOM 為最小，其值為 0.13pJ/conv.step，。 表4- 4 ADC 模擬結果 Parameters Result Supply voltage 1V Clock rate 1MHz Sampling rate 111KS/s

Effective resolution bandwidth 55KHz

Input signal swing Rail-to-rail

SNDR @ fin=1KHz 48.47dB

ENOB @ fin=1KHz 7.76 bit

Power dissipation 3.08μW Process 0.18μm CMOS (1P6M) 表4- 5 Benchmark X [7] X X[8] X X[9] X X[35] X X[36] X This work Technology 0.25μm CMOS 0.18μm CMOS 1.2μm CMOS 0.5μm SOS 3μm CMOS 0.18μm CMOS Power supply 1 0.5 1 3.3 5 1 ENOB,DC 7.9 6.9 7.9 7.92 7.85 7.76

ERBW(Hz) 3K 2K 5K N/A N/A 55K

supply Power swing Input 1 0.25 0.85 0.64 0.6 1 Sampling rate (Hz) 100K 4.1K 50K 1.23M 1.3M 111K Power dissipation (W) 3.1µ 0.85µ 0.34m 1.5m 70m 3.08µ FOM (pJ/conv.step) 2.16 1.78 142.34 5.04P * P 233.38P * P 0.13

ENOB (bit) @ Nyquist

frequency 4.5 4.86 N/A N/A N/A 7.77

第五章

量測結果

圖5-1 為使用 0.18μm CMOS 製程下線回來的晶片圖。

圖5- 1 晶片圖

5.1 量測環境設定

圖5-2 為量測環境設定，而圖 5-3 為圖 5-2 中的待測物(DUT)，待測物

的 輸 入 訊 號 由 Agilent 33250A 80MHz Function/Arbitrary Waveform

Generator 所提供，而時脈訊號由 Agilent 33220A 20MHz Function/Arbitrary Waveform Generator 所提供，供應電壓及參考電壓由 Keithley 2400 Source Meter 及 Agilent E3610A Power Supply 所供給，而類比數位轉換器的輸出使

用Agilent 16702B Logic Analysis System 將值取出做分析。此外使用 Agilent

54832D 1GHz Mixed-signal Oscilloscope 為量測中偵錯用。

5.2 供應電壓為 1V 之量測結果

由以上之環境設定，當將供應電壓及參考電壓設定為1V 時，可得以下 之量測結果。

5.2.1

靜態參數

由我們所量測出來的數據所得到的 DNL、INL 分別呈現在圖 5-4 及圖 5-5，從圖 5-4 中可觀察到 DNL 在 0.31/-0.95 LSB 之間，而從圖 5-5 可觀察 到INL 在 0.70/-1.00 LSB 之間。 從圖 5-5 中可發現在最後面的輸出碼之 INL 一直往下掉，表示在最後 面的輸出碼可能不能用。目前猜想可能是因為輸入在接近1V 時，其比較器 的N 型差動對造成問題。 0 50 100 150 200 250 −0.8 −0.6 −0.4 −0.2 0 0.2 Output code DNL[LSB] 圖5- 4 DNL(供應電壓為 1V)

0 50 100 150 200 250 −1 −0.8 −0.6 −0.4 −0.2 0 0.2 0.4 0.6 Output code INL[LSB] 圖5- 5 INL(供應電壓為 1V)

5.2.2

動態參數

圖5-6 為當時脈頻率在 1MHz，輸入頻率接近 1KHz，點數取 2P 17 P 點時之 頻譜圖，經由計算可得此時之SFDR約為 62.13dB，SNDR約為 46.25dB， ENOB約為 7.39bit。而在本章量測動態參數的部分，為了避免種種因素可能 造成Spectral leakage的問題，故均使用了blackman window。

0 1 2 3 4 5 x 104 −90 −80 −70 −60 −50 −40 −30 −20 −10 0 Frequency (Hz)

Power Density (dBFS/bin)

↓ −63.16 dB SFDR=62.13 dB SNDR=46.25 dB ENOB=7.39 bit 圖5- 6 頻譜圖(供應電壓為 1V) 圖 5-7 為在不同之輸入頻率對 SNDR 及 SFDR 作圖，從此圖可觀察到

輸入頻率在高頻時並沒有下降的跡象，即是ERBW 可達 Nyquist frequency。

然而圖5-8 及圖 5-9 分別為時脈頻率在 2MHz 及 3MHz 時，不同輸入頻率對

SNDR 及 SFDR 作圖。從此二圖可發現時脈頻率在 2MHz 時，ERBW 仍可

達至Nyquist frequency，但時脈頻率在 3M 時，當輸入頻率較高時就有衰減

0 10 20 30 40 50 0 10 20 30 40 50 60 Input Frequency (KHz) SNDR/SFDR (dB) SFDR SNDR 圖5- 7 不同輸入頻率與 SNDR 及 SFDR 的關係(時脈頻率為 1MHz，供應 電壓為1V) 0 20 40 60 80 100 0 10 20 30 40 50 60 Input Frequency (KHz) SNDR/SFDR (dB) SFDR SNDR

0 20 40 60 80 100 120 140 160 0 10 20 30 40 50 60 Input Frequency (KHz) SNDR/SFDR (dB) SFDR SNDR 圖5- 9 不同輸入頻率與 SNDR 及 SFDR 的關係(時脈頻率為 3MHz，供應 電壓為1V) 圖5-10 即是在不同輸入振幅情況下，不同的輸入頻率對 SNDR 作圖， 從圖中可觀察到在不同輸入振幅情況下，其輸入頻率在高頻時也沒有衰減 的現象。而圖5-11 為改變輸入振幅對 SNDR 及 SFDR 作圖，從此圖可發現 除了輸入振幅在接近0dBFS 的地方外，其餘部分說明了 SNDR 和輸入振幅 的關係非常的線性。

0 10 20 30 40 50 60 0 5 10 15 20 25 30 35 40 45 50 Input Frequency (KHz) SNDR (dB) −1dBFS −3dBFS −6dBFS −10dBFS −20dBFS −30dBFS −40dBFS 圖5- 10 不同輸入振幅情況下，不同輸入頻率與 SNDR 的關係(供應電壓 為1V) −45 −40 −35 −30 −25 −20 −15 −10 −5 0 0 10 20 30 40 50 60 Input Amplitude (dBFS) SNDR/SFDR (dB) SFDR SNDR

圖 5-12 將輸入頻率固定在約為 1KHz 處，而隨著時脈頻率的增加，其 SNDR 有衰減的現象，從圖中可發現當時脈頻率在 4MHz 以內都有不錯的 SNDR 表現。 0 1000 2000 3000 4000 5000 6000 0 5 10 15 20 25 30 35 40 45 50 Clock Frequency (KHz) SNDR (dB) 圖5- 12 不同時脈頻率與 SNDR 的關係(供應電壓為 1V)

5.2.3

功率消耗

以上的量測結果，當環境設定供應電壓及參考電壓為1V，輸入頻率為 1KHz 時之功率量測如下表 5-1。 表5- 1 功率消耗(供應電壓為 1V) P(AVDD) (μw) P(DVDD) (μw) P(Vref) (μw) Total Power (μw) Clock=1MHz 1.76 1.00 0.46 3.22 Clock=2MHz 1.94 1.67 0.92 4.53 Clock=3MHz 2.08 2.34 1.40 5.82

5.3 供應電壓為 0.9V 之量測結果

此次設計發現在供應電壓在 0.9V 時，且當時脈頻率在 1.3MHz 時有較 佳的FOM 值，故在此顯示其相關參數。

5.3.1

靜態參數

當供應電壓在0.9V 時，其 DNL 及 INL 分別為圖 5-13 與圖 5-14，從圖 5-13 可觀察到其 DNL 在 0.53/-0.97LSB 之間；而從圖 5-14 中可觀察到 INL 在0.65/-0.86LSB 之間。 0 50 100 150 200 250 −0.8 −0.6 −0.4 −0.2 0 0.2 0.4 Output code DNL[LSB] 圖5- 13 DNL(供應電壓為 0.9V)

0 50 100 150 200 250 −0.8 −0.6 −0.4 −0.2 0 0.2 0.4 0.6 Output code INL[LSB] 圖5- 14 INL(供應電壓為 0.9V)

5.3.2

動態參數

圖5-15 為當時脈頻率在 1.3MHz，輸入頻率接近 1KHz，點數取 2P 17 P 點時 之頻譜圖，經計算可得到SFDR約為 57.94dB，SNDR約為 46.67dB，ENOB 約為7.46bit。