可供推廣之研發成果資料表

□ 可申請專利 ▓ 可技術移轉 日期：100 年 10 月 30 日

國科會補助計畫

計畫名稱：

符合次世代晶片上通訊思維之具備佈局考量的系統架構合成技術 計畫主持人：黃俊達 副教授 國立交通大學電子所

計畫編號：NSC99

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技術/創作名稱 無考量群集島信號延遲之分散式暫存器架構上之合成系統 發明人/創作人 黃俊達 陳嘉怡

技術說明

中文：

分散式暫存器系統的基本概念是將整個系統切割成數個子群，每個 子群有各自局部的運算單元和儲存元件，並盡量減少全域的信號傳 遞。即是使信號傳遞局部化，以得到更好的合成面積和系統效能。

目前已有不同的分散式暫存器架構，我們針對「無考量群集島信號 延遲之分散式暫存器架構」提出以減少「群集島之間的連線」為主 的合成系統，同時我們另外增加對多埠暫存器群讀取埠數目的限 制，使得整個問題的設定更符合現實世界。

英文：

Several types of distributed register (DR) architectures, where the whole system is divided into several logic clusters, are also broadly studied. In general, all DR-based architectures try to keep most interconnects local within a cluster and thus minimize the number of inter-cluster long interconnects for better area and performance outcome. In this project, we develop synthesis frameworks on distributed register-file microarchitecture (DRFM) in order to decrease the number of inter-island connections (IICs), which is used as an evaluation metric for quality of result (QoR) at early design phases.

Furthermore, we add an extra size constraint on read port of register file to make the underlying architectural assumption of DRFM more realistic.

可利用之產業 及 可開發之產品

1. Electronic Design Automation (EDA) (EDA 產業) 2. Integrated Circuit Design (IC 設計產業)

技術特點

「無考量群集島信號延遲之分散式暫存器架構」如同一般的分散式 暫存器架構，將整個系統切割成數個子群，每個子群有各自局部的 運算單元和儲存元件。針對無考量群集島信號延遲之分散式暫存器 架構，我們提供一套以連線資源和系統效能為考量之合成系統。

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推廣及運用的價值

本系統可以有效的將信號傳遞區域化，減少全域的信號傳遞。同時 也可以減少硬體的連線資源。

※ 1.每項研發成果請填寫一式二份，一份隨成果報告送繳本會，一份送 貴單位

研發成果推廣單位（如技術移轉中心）。

※ 2.本項研發成果若尚未申請專利，請勿揭露可申請專利之主要內容。

※ 3.本表若不敷使用，請自行影印使用。

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可供推廣之研發成果資料表

□ 可申請專利 ▓ 可技術移轉 日期：100 年 10 月 30 日

國科會補助計畫

計畫名稱：

符合次世代晶片上通訊思維之具備佈局考量的系統架構合成技術 計畫主持人：黃俊達 副教授 國立交通大學電子所

計畫編號：NSC99

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技術/創作名稱 針對延遲容忍系統上之以產能最佳化導向之最少佇列插入法 發明人/創作人 黃俊達 陳詣航 何亞謙

技術說明

中文：

由於全域長導線延遲在現今的系統設計成為一個很重要的問題，近 年來延遲容忍系統的研究也漸漸的被重視。延遲容忍系統的特色在 於使已設計完成的智財擁有允許多時脈週期通訊的能力，不需要修 改本來的設計以解決導線延遲過長的問題。在本研究成果中，我們 提供了安插最小佇列的系統效能優化方法以解決在延遲容忍系統 中信號延遲長度不平均和通訊的負回授所造成系統效能下降的問 題。

英文：

As manufacturing processes are constantly moving toward very deep submicron (VDSM) technology, global interconnect delay is becoming one of the most critical performance obstacles in system-on-chip (SoC) designs nowadays. Recent years latency-insensitive-design (LID), which enables multicycle communication to tolerate variant inter-connect delay without substantially modifying pre-designed IP cores, has been proposed to conquer this issue. In this work, we present a throughput optimization technique with minimal queue insertion to solve the problem of degraded system throughput resident in LID.

可利用之產業 及 可開發之產品

1. Electronic Design Automation (EDA) (EDA 產業) 2. Integrated Circuit Design (IC 設計產業)

技術特點

We first model a given LIS as a quantitative graph (QG), which can be further compacted using the proposed techniques, so that much bigger problems can be handled. On top of QG, the optimal solution with minimal queue size can be achieved through integer linear programming based on the proposed constraint formulation in an acceptable runtime.

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推廣及運用的價值

In this work, a throughput optimization technique for LIS with minimal queue size is presented. Also our approach can still handle reasonably large systems in an acceptable runtime.

※ 1.每項研發成果請填寫一式二份，一份隨成果報告送繳本會，一份送 貴單位

研發成果推廣單位（如技術移轉中心）。

※ 2.本項研發成果若尚未申請專利，請勿揭露可申請專利之主要內容。

※ 3.本表若不敷使用，請自行影印使用。