第五章 一個 5Gb/s的寬頻單晶整合光接收器設計
5.3.3 可變增益放大器
實現可變增益放大器有幾種方法，如變化偏壓電流[26]、變化負載電阻等[27]。然 而，由於本電路設計目標為適用於可適性光接收器，我們希望在增益變化時高頻信號的 部分不要變化以避免干擾等化迴路的判斷，故使用源極迴授（source feedback）的放 大器增加電路線性度，藉由改變源極電阻以達到增益變化的目的。此種增益變化機制不 影響信號路徑上的RC時間常數，故能保持頻寬，且因其優良的線性度，可使增益迴路 在鎖定時不會影響等化迴路。
我們以Cherry-Hooper 的架構實現高速放大器，此架構以一個轉導放大器和一個轉 阻放大器所組成，藉由轉阻放大器降低阻抗以拉遠內部極點。因為米勒負電容的值隨放 大器增益而改變，但在此架構增益變化時其輸出極點並不會改變，故以主動式負電容補 償輸出極點，避免增益變動時的高頻響應變異。各級間免除源極隨耦器的雜散效應隔 離，故適用於低供應電壓。此外，在gm很大的前提下，電路增益約為回授電阻Rf和源 極電阻Rs的比例，故對製程和溫度的飄移有較大的免疫力。
最後完成的電路以差動形式呈現，如圖5.7 所示。
VDD
Vin
Vout
Vout
VVGA
VVGA
圖 5.7 可變增益放大器
圖5.8 為可變增益放大器的頻寬與增益關係圖。我們實現三級可變增益放大器，可 調增益範圍為-7～+30dB，頻寬變異只有 260MHz。
圖 5.8 可變增益放大器之頻寬與增益關係圖模擬
5.4 模擬結果與佈局考量
圖5.9 為檢光二極體在不同波長入射光時的 Medici 模擬結果，其不同光波長所造成 的低頻增益衰減趨勢符合之前所預期。圖5.10 為不同波長入射光下的 ADS 模型化結果。
圖 5.9 不同波長入射光下的 Medici 模擬結果
圖 5.10 不同波長入射光下的 ADS 模型化結果
圖5.11 為整個光接收器的頻率響應。在 600nm 波長的光入射下，等化器補償了 6dB，整體頻寬為 3.7GHz；在 1000nm 波長的光入射下，等化器補償了 17dB，整體頻 寬為3GHz。增益相當平坦，因而可以有較小的抖動。
Frequency response (600nm) Frequency response (1000nm)
圖 5.11 光接收器不同波長入射光下的頻率響應模擬
圖5.12 為光接收器的暫態響應，可以看出在等化器關閉時，不同波長造成的符號 間干擾程度不同，但在經過等化器補償及可變增益放大器調整後皆得到高誤碼率的信 號。
600nm (EQ off) 1000nm (EQ off)
600nm (EQ on) 1000nm (EQ on)
圖 5.12 等化器開關時的暫態響應
在佈局的部分，光二極體採用八角形取代傳統的正方形，如圖5.13 所示。經 Medici 驗證其頻率響應仍符合預期，但此舉會大幅降低雜散的電容效應，進而增加後端電路設 計的彈性。這樣的改良約可減少22％的雜散電容。
圖 5.13 八角形檢光二極體佈局圖
在佈局考量的部分，電路裡所有差動的部分皆為對稱，信號走線選擇較高層的金屬 以減少基版雜訊的耦合，且盡量縮短信號走線的長度。多餘的檢光二極體和接收光的檢 光二極體佈局相同，但在最上層鋪設金屬以隔絕光的進入。各個電路皆圍上一保護環
（guard ring），以阻絕基版雜訊的耦合。晶片內部的VDD 和 gnd 各圍成一電源環（power ring）使電源更均勻，並在在晶片兩側各放置一組電源，除了減低鎊線的效應外，也可 以使電源更穩定。電源及所有直流控制電壓都有對地的去耦（decoupling）電容，除了 穩壓的功能外，也可濾去高頻雜訊。晶片周圍圍了一圈密封環（seal ring），其用處是避 免在晶圓（wafer）切割時產生的應力損害晶片。晶片佈局如圖 5.14 所示，面積為 650μm
×790μm。
圖 5.14 光接收器佈局圖
Design Target Simulation Result
Technology 0.13μm CMOS 0.13μm CMOS
Optical Wavelength 600nm～1000nm 600nm～1000nm
Bandwidth 3.5GHz 600nm : 3.7GHz
1000nm : 3GHz
Data rate 5Gb/s 5Gb/s
Transimpedance Gain 66dBΩ～86dBΩ 61dBΩ～97dBΩ
DC Responsivity 0.5A/W 0.55A/W
Sensitivity (850nm) -10dBm @ BER=10-12 -9.8dBm @ BER=10-12
Chip Size NA 650μm×790μm
Power Dissipation NA 117mW
表 5.1 預計規格列表
5.5 量測結果
圖5.15 為加成等化級和可變增益級變化時的頻率響應圖，在此直接輸入電訊號觀 察純電路響應。加成等化級可在MHz～GHz 的範圍內變動 14dB 以補償不同程度緩慢 增益下降的響應，可變增益級則提供了31dB 的增益變化範圍，且其頻寬隨增益的變化 相當小，符合之前提過的可適性需求。
圖 5.15 頻率響應圖量測 （a）等化器變動（b）可變增益放大器變動
因為實驗室所購買的650nm 和 980nm 波長雷射無法達到高速調變的應用，故在這 裡的量測皆使用CSI 高速 850nm 光發射器。圖 5.16 為等化器關閉時的暫態響應與眼 圖，其符號間干擾相當嚴重。
(a) EQ off, 622Mb/s (b) EQ off, 622Mb/s 圖 5.16 等化器關閉時的暫態響應與眼圖量測
圖5.17 為等化器打開後不同速度下的眼圖量測，可發現符號間干擾已被等化器消 除，故有較好品質的信號。
(a) EQ on, 3.125Gb/s, -3.5dBm (b) EQ on, 5Gb/s, -1.5dBm 圖 5.17 不同速度下的眼圖量測
圖5.18 為等化器在 850nm 波長的光照射下的頻率響應量測。從 100MHz 開始，高 頻約有4dB 沒被等化器補償，而後維持一平穩增益大小，在 2.6GHz 時掉至-7dB。這主 要是因為在Medici 模擬時沒有考慮到光纖聚光點的問題，以致有多餘的光照射到檢光 二極體旁的基版，造成2dB 的差異。此外，等化器的高頻補償不如模擬預期，約少了 2dB 的補償量。在注入高速的信號時，由於高頻的增益大小直接影響到信號的振幅，故 這4dB 將直接衰減靈敏度。
圖 5.18 頻率響應量測
圖5.19 為雜訊功率頻譜量測和雜訊推估。我們將光關掉，僅量測電路本身的雜訊
功率，將之積分至資料速度（5GHz），利用增益、響應率、亮暗比等參數推出靈敏度為 3.125Gb/s 輸入信號時，其靈敏度為-3.6dBm。
6 6
N
N
6
imcompele compensation
I 7 23 10 2 28 10 3 16
14 1 I
Sensitivity 10 1000
R 14 1 2 28 10
10 1000
0 25 1 04
9 07dBm 5 07dBm
. . Sensitivity 10 14 1 I 1000
R
imcompele compensation
25 1000
圖 5.21 光接收器誤碼率量測
圖5.22 為光接收器晶片照相圖，表 5.2 為量測結果列表與比較。
圖 5.22 光接收器晶片照相圖
B. Nauta 2005 JSCC
M. Steyaert
2006 JSSC This work Technology 0.18μm CMOS 0.18μm CMOS 0.13μm CMOS
Optical Wavelength 850nm 850nm 850nm
Photodiode Area 50μm×50μm 80μm×80μm 50μm×50μm
Bandwidth / roll off 1.5GHz N/A -4dB @ 200MHz
-7dB @ 2.6GHz
Data rate 3Gb/s 500Mb/s 5Gb/s
DC Responsivity N/A N/A 0.25A/W
Sensitivity -19dBm
@ BER=10-11
-8dBm
@ BER=3×10-10
-1.7dBm
@ BER=10-12 Chip Size 700μm×400μm 1000μm×570μm 650μm×790μm Measurement Method On Wafer On Board On Board
Power Dissipation 50mW 17mW 112mW
表 5.2 量測結果列表與比較
第六章 結論與未來展望
在這次的研究中，我們從製程文件的資料推估相關製程參數，利用元件模擬軟體設 計出適用於標準CMOS 製程的檢光二極體，並將之建模於電路階層，利用電路模擬軟 體設計出完整的單晶整合光接收器。量測提供了從檢光二級體到電路的模擬驗證，和日 後設計的改良方向。
第一顆晶片使用0.18μm 金氧半製程實現一個 3.125Gb/s 的單晶整合光接收器，在 850nm 光波長下量測出 69 dBΩ的差動轉阻增益、-8.1dBm 的靈敏度與 2.5GHz 的頻寬，
在1.8V 供應電壓下消耗 36mW 的功率。第二顆晶片以 0.13μm 金氧半製程實現一個 5Gb/s 的單晶整合光接收器，在850nm 光波長下量測出 60-91 dBΩ的差動轉阻增益與-1.7dBm 的靈敏度，在1.5V 供應電壓下消耗 112mW 的功率。
在檢光二級體的部分，由於多模光纖聚光的問題，我們未來傾向用較大的面積以收 集較多的光，或使用聚焦光纖以增進量測的響應率。此外，我們將把檢光二級體上高介 電係數的護層撥除，以減少非理想的反射折射效應。檢光二級體的結構也可由原先連續 的多指N 型井改為方塊狀排列，增加空乏區面積以減緩高頻的增益下降，使信雜比更為 提升。
在電路的部分，我們將在等化器前至入適當的增益級，在信號未失真、等化器仍能 完成補償的前提下，降低後端電路雜訊對輸入端的影響。此外，並分析可適性等化器的 閉迴路與穩定度分析，將之與單晶整合光接收器結合，實現一可接收寬頻波長的高速光 接收器。
參考文獻
[1] E. Säckinger, Broadband Circuits for Optical Fiber Communication, John Wiley &
Sons, 2005
[2] M. Fukuda, Optical Semiconductor Devices, John Wiley & Sons, 1998
[3] C. Hermans, P. Leroux, and M. Steyaert, “Gigabit Photodiodes in Standard Digital nanometer CMOS Technologies,” Proc. Eur. Solid-State Device Research Conf., pp. 51–54, 2003.
[4] S. Radovanović, A. J. Annema, and B. Nauta, “Physical and electrical bandwidths of integrated photodiodes in standard CMOS technology,” Proc. Eur. Solid-State Device Research Conf., pp. 95–98, 2003.
[5] J. Genoe, D. Coppee, J. H. Stiens, R. A. Vounckx, and M. Kuijk, “Calculation of the current response of the spatially modulated light CMOS detectors,” IEEE Trans.
Electron Devices, vol. 48, no. 9, pp. 1892–1902, 2001.
[6] S. Radovanović, A. J. Annema and B. Nauta, "A 3-Gb/s Optical Detector in
Standard CMOS for 850-nm Optical Communication," IEEE J. Solid-State Circuits, vol. 40, pp. 1706-1717, 2005.
[7] C. Hermans and M. Steyaert, "A high-speed 850-nm optical receiver front-end in 0.18μm CMOS," IEEE J. Solid-State Circuits, vol. 41, pp. 1606-1614, 2006.
[8] S. Radovanović, A. J. Annema, and B. Nauta, “3 Gb/s monolithically integrated photodiode and pre-amplifier in standard 0.18 μm,” in IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, pp. 472–472, 2004.
[9] M. Ghioni, F. Zappa, V. P. Kesan, and J. Warnock, “A VLSI-compatible high speed silicon photodetector for optical datalink applications,” IEEE Trans. Electron
Devices, vol. 43, no. 7, pp. 1054-1060, Jul. 1996.
[10] R. Swoboda, J. Knorr, and H. Zimmermann, “A 5-Gb/s OEIC with
voltage-up-converter,” IEEE J. Solid-State Circuits, vol. 40, no. 7, pp. 1521–1526, Jul. 2005.
[11] S. M. Csutak, J. D. Schaub, W. E. Wu, R. Shimer, and J. C. Campbell,
“High-speed monolithically integrated silicon photoreceivers fabricated in 130-nm
CMOS technology,” J. Lightwave Technol., vol. 20, no. 9, pp. 1724-1729, Sep.
2002.
[12] A. Maxim, “A 3 V 10 Gb/s SiGe limiting transimpedance amplifier using a pseudo-differential transimpedance stage and a cross-coupled Cherry-Hooper limiting stage,” in IEEE Symp. Radio Frequency Integrated Circuits Dig. Tech.
Papers, pp. 313–316, 2005.
[13] S. M. Park and H.-J. Yoo, “1.25-Gb/s regulated cascode CMOS transimpedance amplifier for gigabit ethernet applications,” IEEE J. Solid- State Circuits, vol. 39, pp. -112–121, Jan. 2004.
[14] C. M. Tsai and L. R. Huang, “A 21mW 2.5Gb/s 15k Self-Compensated Differential Transimpedance Amplifier,” IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, pp. 234-235, Feb. 2005.
[15] B. Razavi, Design of integrated circuits for optical communications, McGraw Hill, 2003.
[16] C. M. Tsai and L. R. Huang, “A 24mW 1.25Gb/s 13k Transimpedance Amplifier Using Active Compensation,” IEEE Int. Solid-State Circuits Conf. Dig. Tech.
Papers, pp. 894-903, Feb. 2006
[17] C. H. Lu and W. Z. Chen, “Bandwidth enhancement techniques for
transimpedance amplifier in CMOS technologies,” Proc. Eur. Solid-State Circuits Conf., pp. 174-177, Sep. 2001.
[18] C. D. Holdenried, M. W. Lynch, and J. W. Haslett, “Modified CMOS
Cherry-Hooper amplifiers with source follower feedback in 0.35 μm technology,”
Proc. Eur. Solid-State Circuits Conf., pp. 553-556, Sep. 2003.
[19] C. D. Holdecried, J. W. Haslett and M. W. Lynch, “Analysis and design of HBT Cherry-Hooper amplifiers with emitter-follower feedback for optical
communications,” IEEE J. Solid-State Circuits, vol. 39, pp. 1959-1967, 2004.
[20] J. LEE, "A 20-Gb/s adaptive equalizer in 0.13-μm CMOS technology," IEEE Int.
Solid-State Circuits Conf. Dig. Tech. Papers, pp. 273–282, Feb. 2006
[21] J. N. Babanezhad, “A 3.3-V analog adaptive line-equalizer for fast Ethernet data connection,” in Proc. IEEE Custom Integrated Circuit Conf., pp. 343–346, May 1998.
[22] S. Gondi, J. Lee, D. Takeuchi and B. Razavi, "A 10Gb/s CMOS adaptive equalizer
for backplane applications," IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, pp. 328–329, Feb. 2005.
[23] J. S. Choi, M. S. Hwang and D. K. Jeong, "A 0.18μm CMOS 3.5-gb/s
continuous-time adaptive cable equalizer using enhanced low-frequency gain control method," IEEE J. Solid-State Circuits, vol. 39, pp. 419-425, 2004.
[24] E. Säckinger and W.C. Fischer, “A 3-GHz 32-dB CMOS limiting amplifier for SONET OC-48 receivers,” IEEE J. Solid-State Circuits, vol. 35, pp. 1884-1888, 2000.
[25] B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw Hill, 2000.
[26] C. F. Liao and S. I. Liu, “A 10Gb/s CMOS AGC Amplifier with 35dB Dynamic Range for 10Gb Ethernet,” IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, pp. 2092–2101, Feb. 2006.
[27] S. Yamashita, S. Ide, K. Mori, N. Ueno, and K. Tanaka, “Novel cell AGC technique for burst-mode CMOS preamplifier with wide dynamic range and high sensitivity for ATM-PON system,” IEEE J. Solid-State Circuits, vol. 37, no. 7, pp. 881-886, Jul. 2002.
附錄
第四章 一個 3.125Gb/s 的單晶整合光接收器設計
第五章 一個 5Gb/s 的寬頻單晶整合光接收器設計
VDD
Vin
Vout
Vout
35/0.13 35/0.13
0.3k 0.23k 0.8k
70f
0.2k
5/0.13