3-1 基本電性分析
分析元件的基本電性主要以 ID-VG、ID-VD、GM-VG三項,比較出元件的差異 性,藉此了解 FinFET 特性趨勢。
3-1-1 實驗設計
基本電性量測分成三部分,第一部分為不同通道寬度比較,不同寬度下元件 會有什麼電性趨勢,又再細分成通道[100]和[110]兩種方向。第二部分為不同通 道方向比較,探討不同通道方向元件間基本電性差異。第三為施加外應力情況下 比較,在對晶片施加外應力,使的晶片上的鰭式場效電晶體元件通道有所型變,
並藉以觀察 I-V 曲線的變化趨勢。
3-1-2 不同寬度元件之基本電性結果分析
本實驗中,使用 N 型電晶體在不同寬度下之基本電性比較。元件通道長度固定 400nm,元件通道方向為[100],寬度則為 50nm、60nm、70nm,分別比較 ID-VG、 Gm-VG、ID-VD和 Vth。
圖 3-1-2-1 和圖 3-1-2-2 為元件通道方向[100] nFinFETs 不同寬度 ID-VG圖和 單位等效寬度下 ID-VG圖,從 3-1-2-1 圖中可得知,在寬度由小到大的情況下,
其次臨界擺幅有變小的趨勢,由 50nm 的 233.9 下降至 70nm 的 186.6(mV/decade),
汲極電流也有變大的傾向,在圖 3-1-2-2 可以得知,次臨界斜率變化不大,汲極 電流 ID則是寬度大的元件表現略好於寬度小的元件,圖 3-1-2-3 和圖 3-1-2-4 為 元件通道方向[100] nFinFETs 不同寬度下 GM-VG圖和單位等效寬度下 GM-VG圖,
因為 GM值正比於有效寬度,因此元件在寬度越大的情況下,其特性曲線較好,
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轉導最大值(Gm,Max)也較高,而在除以等效寬度(Weff=2Hfin+Wfin)後,寬度較大的 元件電性表現較好。圖 3-1-2-5 和圖 3-1-2-6 為元件通道方向[100] nFinFETs 不同 寬度 ID-VD圖和單位等效寬度 ID-VD圖,在 ID電流公式中,我們可以推導出 ID 和等效寬度(Weff)成正比,而圖 3-1-2-6 量測結果也符合公式所推導的結果,圖中 寬度較大的 70nm 元件在除以單位等效寬度後依然有著較佳的汲極電流。圖 3-1-2-7 為不同寬度之臨界電壓圖,可以看出元件的臨界電壓隨著寬度的上升而 下降,70nm 的元件有著較小的臨界電壓值。
3-1-3 不同通道方向元件基本電性結果分析
實驗元件為寬度 50nm 和 70nm、長度 400nm,通道方向各為[100]和[110],
比較不同通道方向的元件基本電性特性。
圖 3-1-3-1 和圖 3-1-3-2 為寬度 50nm 和 70nm 的 nFinFETs 元件不同通道方向 ID-VG圖以及單位等效寬度 ID-VG圖,由圖 3-1-3-1 可知,通道方向[110]元件的次 臨界擺幅和汲極電流皆比通道方向[100]元件來的好,而在寬度增加的情況下,
寬度 70nm 和寬度 50nm 的元件相比較,皆為上升的情況,這也合乎章節 3-1-2 所得出的結論,圖 3-1-3-2 基本電性則是呈現和圖 3-1-3-1 相同的趨勢,通道方向 [110]元件擁有比通道方向[100]元件更好的特性。圖 3-1-3-3 和圖 3-1-3-4 為寬度 50nm 和 70nm 的 nFinFETs 元件不同通道方向 GM-VG圖和單位等效寬度 GM-VG 圖,結果顯示在通道方向為[110]的元件,其轉導值和臨界電壓皆好於通道方向 為[100]的元件,圖 3-1-3-4 為 nFinFETs 元件單位等效寬度 GM-VG圖,基本電性 趨勢和圖 3-1-3-3 相同,未旋轉角度的通道方向[110]元件好於旋轉 45o的通道方 向[100]元件。圖 3-1-3-5 和圖 3-1-3-6 為寬度 50nm 和 70nm 的 nFinFETs 元件不 同通道方向 ID-VD圖和單位等效寬度 ID-VD圖,可知通道方向[110]元件的汲極電 流大於通道方向[100]元件,這也呼應圖 3-1-3-1 的結果,圖 3-1-3-6 為 nFinFETs 單位等效寬度 ID-VD圖,通道方向[110]元件的汲極電流亦大於通道方向[100]元件,
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這是因為元件通道方向[110]的元件有著比元件通道方向[100]的元件更好的電子 遷移率的關係[14]。
3-1-4 元件外加應力基本電性結果分析
元件選擇寬度 70nm、長度 400nm,施壓於晶片上,使得鰭式場效電晶體以 及晶片上面的元件通道有所形變,並觀察其基本電性的變化趨勢。
外應力對元件的影響和其通道方向和基板晶向有密切的關係,這是因為通道 方向和壓阻係數有關[16][17],正常通道方向為[110],應變方向與通道平行 (longitudinal)的壓阻係數為(π11 +π12 +π44 )/2,π11、π12和π 44 為矽壓阻係數矩陣上 獨立的係數,但[100]方向則決定於 π11 (longitudinal)與π12 (transverse)[18],本實 驗由於採用平行通道方向的量測方式,由單晶矽壓阻係數表 3-1-4-1 後可得出 nFinFET 在通道方向[100]平行通道的壓阻係數 πl[110]為-102.2,通道方向[110]平行 通道的壓阻係數πl[110]為-31.2。而本實驗使用鰭式場效電晶體元件通道方向為 [100]和[110],施力方向相對元件通道方向為平行( Longitudinal) , 圖 3-1-4-1 和 圖 3-1-4-4 為元件受到平行伸張方向施力的 ID-VG圖,從數據來看,在受到下頂 伸張方向應變時,次臨界擺幅會有好轉的現象,圖 3-1-4-2 和圖 3-1-4-5 為元件受 到平行伸張方向施力的 GM-VG圖,在受到下頂伸張方向應變時,轉移電導值也 呈現上升的現象,圖 3-1-4-3 和圖 3-1-4-6 為元件受到平行伸張方向施力的 ID-VD 圖,亦可看出汲極電流有著上升的現象。圖 3-1-4-7 到圖 3-1-4-12 則是施加平行 壓縮方向的應變結果,數據顯示,和施力於平行伸張方向的情況相反,受到上頂 壓縮方向應變時,轉移電導值和汲極電流都呈現下降的趨勢。從實驗結果可以看 出,量測結果符合矽壓阻係數的描述,在受到壓縮方向應力時,電性呈現下降的 趨勢,而在受到伸張方向的施力時,則會呈現相反的上升現象,並且通道方向[100]
的元件受外應力的變化量比通道方向[110]的元件要來的大。
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3-2 可靠度量測分析
分析元件的基本電性主要以 ID-VG、ID-VD、IG-VG三項,比較出 FinFET 元件 的不同處,藉此了解 FinFET 特性。
隨著半導體技術開始發展,其效能與尺寸都不斷進步,社會大眾對產品的需 求也不斷提高,每當新型半導體被提出,能否投入生產製造,可靠度便成為一項 重要的依據[19][20],因此對元件進行可靠度測試也是技術發展重要的一環。
常見的可靠度測試可分為下列五項:
(一) 熱載子效應(Hot Carrier Effect,HCE)。
(二) 正/負偏壓溫度不穩定性(Positive/Negative Bias Temperature Instability, PBTI/NBTI)。
(三) 時依性介電層崩潰(Time Dependent Dielectric Breakdown,TDDB)。
(四) 電遷移(Electromigration,EM)。
(五) 崩潰電荷(Breakdown Charge,Qbd)
在這章節裡我們將分成三項來探討,先以不同通道寬度為條件進行實驗,之 後為不同通道方向元件,最後測量接合與非接合元件,而可靠度實驗則是採取正 偏壓不穩定效應(Positive Bias Temperature Instability)。
3-2-1 正偏壓溫度不穩定性(Positive Bias Temperature
Instability)
元件退化主要是由元件內部缺陷所造成的,當在 n 型電晶體的閘極施加正偏 壓,其餘電極接地,造成介面陷阱和固定氧化層電荷會隨著時間而增加,這些缺 陷會產生捕捉或逸散的現象,導致元件的臨界電壓上升,驅動電流也會隨之下降,
這是一種氧化層與界面上存在的缺陷,這種因偏壓所造成的元件退化情形,我們 稱之為偏壓不穩定性。
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3-2-2 正偏壓溫度不穩定性實驗設計
一、不同通道寬度下 PBTI 實驗
圖 3-2-2-1 為此次實驗流程圖,量測元件寬度為 50nm 和 70nm,長度固 定為 400nm,閘極電壓(VG)給定 2.7V,汲極、源極、基極接地
(VB=VS=VD=0),實驗時間從 0 至 100 分鐘,量測 Gm-VG、ID-VG、ID-VD、 實驗數據,並觀察 Vth、SS(Swing Slope)、GM,Max、ID退化情形。
二、不同通道方向 PBTI 實驗
量測 nFET 尺寸分別為 W=70nm、L=400nm、元件通道方向[100]與 W=70nm、L=400nm、元件通道方向[110],比較這 2 組元件加上偏壓 100 分鐘後的狀況,壓迫電壓為 2.7V。
3-2-3 不同通道寬度下 PBTI 實驗結果
圖 3-2-3-16 為不同寬度壓迫 100 分鐘臨界電壓變化結果百分比,圖 3-2-3-17 是不同寬度壓迫 100 分鐘臨界電壓變化值每 20 的量測結果,從圖中顯示來看,
壓迫 100 分鐘後臨界電壓皆變大,依照實驗結果,可以看出通道寬度較大的如 70nm 元件臨界電壓變化程度較大。圖 3-2-3-1 和圖 3-2-3-2 為通道方向[100]元件 寬度分別為 50nm 和 70nm 壓迫 100 分鐘的 ID-VG圖,所有的結果 SS 皆為上升的 趨勢,表示元件導通速度有變差的情況,而在寬度大的元件擁有著較好的 SS,
而且在經過壓迫 100 分鐘後,SS 會有較小的變化量。圖 3-2-3-5 和圖 3-2-3-6 為 寬度 50nm 和 70nm 壓迫 100 分鐘的 GM-VG圖,可以看到每張圖特性曲線因退化
使 Gm,Max則有下降情形。圖 3-2-3-14 為不同寬度壓迫 100 分鐘 Gm,Max變化結果百
分比,可以看出 Gm,Max皆往下降,而通道寬度較小的 70nm 有著較大的變化量。
圖 3-2-3-9 和圖 3-2-3-10 為寬度 50nm 和 70nm 壓迫 100 分鐘的 ID-VD圖,可以看 出在電壓壓迫後,ID皆有下降趨勢。圖 3-2-3-15 為不同寬度 ID退化結果百分比,
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圖中可以看到當寬度越大時,ID退化程度會變小,寬度 70nm 元件有著較小的退 化幅度。表 3-2-1 到表 3-2-4 為 ΔVth、ΔGm,Max、ΔSS 和 ID degradation 變化表,從 結果顯示在寬度變大時元件會有較穩定的電性,這是因在寬度小的元件其內部電 場強度較強,導致載子產生穿隧效應,元件受載子穿隧影響在氧化層與通道界面 產生缺陷,而使元件退化變大。
3-2-4 不同通道方向 PBTI 實驗結果
圖 3-2-3-2 與 3-2-3-4 為通道方向[100]元件與通道方向[110]寬度 70nm 的元件 壓迫 100 分鐘後的 ID-VG圖,經過比較次臨界擺幅後,通道方向[100]的元件有著 較小的變化量。圖 3-2-3-6 與 3-2-3-8 為通道方向[100]元件與通道方向[110]元件 壓迫 100 分鐘後的 Gm-VG圖,從圖中可以看出,特性曲線有右移趨勢,並且 Gm,Max 降低。圖 3-2-3-14 為不同通道方向元件壓迫 100 分鐘的 Gm,Max變化圖,從圖中可 以觀察到通道方向[100]元件的變化幅度較通道方向[110]元件小。圖 3-2-3-10 與 圖 3-2-3-12 為通道方向[100]元件與通道方向[110]元件壓迫 100 分鐘後的 ID-VD
圖,兩張圖的 ID都出現下降情形。圖 3-2-3-15 為不同通道方向元件壓迫 100 分 鐘的 ID退化圖,從圖中顯示,通道方向[100]元件退化程度小於通道方向[110]元 件。圖 3-2-3-16 為不同通道方向元件壓迫 100 分鐘的臨界電壓變化圖,可以看出 和其他組資料結論相同,通道方向[100]元件有著較小的變化量。表 3-2-1 到表 3-2-4 為不同通道方向元件 ΔVth、ΔGm,Max、ΔSS 和 ID-degradation 變化表,從結 果顯示出通道方向[100]元件比起通道方向[110]元件有較穩定的退化機制,其原 因在於通道方向[100]的元件有著較低的矽原子密度,因此會產生較低的界面衰 退並擁有較好的可靠度[6]。
26 nFET L=400nm
Vd=0.05V Channel <100>
W(nm) SS(mv/decade) nFET L=400nm
Vd=0.05V Channel <100>
normalized by Weff W(nm)
50 60 70
圖 3-1-2-2 nFinFET 單位等效寬度下 ID-VG圖
27 nFET L=400nm
Vd=0.05V Channel <100>
W(nm) nFET L=400nm
Vd=0.05V Channel <100>
normalized by Weff W(nm)
50 60 70
圖 3-1-2-4 nFinFET 單位等效寬度下 GM-VG圖
28
normalized by Weff W(nm)
50 60 70
圖 3-1-2-6 nFinFET 通道方向[100]單位等效寬度下 ID-VD圖
29
50 60 70
0.50 0.55
nFET L=400 nm
V th(V)
Width (nm)
Vth
0.544
0.518
0.505
圖 3-1-2-7 nFinFET 不同寬度下之臨界電壓圖
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nFET L=400nm
Vd=0.05V SS(mv/decade) Channel<100> W=50 233.9 Channel<100> W=70 174.1 Channel<110> W=50 153.4 Channel<110> W=70 124.4
圖 3-1-3-1 nFinFET 寬度 W=50nm&70nm 不同通道方向下 ID-VG圖
nFET L=400nm Vd=0.05V normalized by Weff
Channel<100> W=50 Channel<100> W=70 Channel<110> W=50 Channel<110> W=70
圖 3-1-3-2 nFinFET 寬度 W=50nm&70nm 不同通道方向下單位等效寬度 ID-VG圖
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-0.5 0.0 0.5 1.0 1.5 2.0
0.0 5.0x10-7 1.0x10-6 1.5x10-6 2.0x10-6
G M(S)
VG(V) nFET L=400nm Vd=0.05V
Channel<100> W=50 Channel<100> W=70 Channel<110> W=50 Channel<110> W=70
圖 3-1-3-3 nFinFET 寬度 W=50nm&70nm 不同通道方向下 GM-VG圖
-0.5 0.0 0.5 1.0 1.5 2.0
0.0 5.0x10-9 1.0x10-8 1.5x10-8 2.0x10-8
G M(S)
VG(V) nFET L=400nm Vd=0.05V
Channel<100> W=50 Channel<100> W=70 Channel<110> W=50 Channel<110> W=70
圖 3-1-3-4 nFinFET 寬度 W=50nm&70nm 不同通道方向下單位等效 GM-VG圖
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Channel<100> W=50 Channel<100> W=70 Channel<110> W=50 Channel<110> W=70
圖 3-1-3-5 nFinFET 寬度 W=50nm&70nm 不同通道方向下 ID-VD圖 normalized by Weff
Channel<100> W=50 Channel<100> W=70 Channel<110> W=50 Channel<110> W=70
圖 3-1-3-6 nFinFET 寬度 W=50nm&70nm 不同通道方向下單位等效寬度 ID-VD圖
33 nFET W=70nm L=400nm
Vd=0.05V Channel <100>
Longitudinal Tensile SS(mv/decade) fresh 236.7 nFET W =70nm L=400nm Vd=0.05V Channel <100>
Longitudinal Tensile fresh LT 66.55Mpa LT 133.1Mpa
G M(S)
VG(V) nFET W=70nm L=400nm
Vd=0.05V Channel <100>
Longitudinal Tensile fresh
LT 66.55Mpa LT 133.1Mpa
圖 3-1-4-2 nFinFET 元件通道方向[100]受伸張應力之 GM-VG圖
34 nFET W=70nm L=400nm Channel <100>
Longitudinal Tensile fresh LT 66.55Mpa LT133.1Mpa
I D(A)
VD(V) nFET W=70nm L=400nm Channel <100>
Longitudinal Tensile fresh
LT 66.55Mpa LT133.1Mpa nFET W=70nm L=400nm
Vd=0.05V Channel <110>
Longitudinal Tensile SS(mv/decade) fresh 301.8
LT 66.55Mpa 279.0 LT 133.1Mpa 273.5
圖 3-1-4-4 nFinFET 元件通道方向[110]受伸張應力之 ID-VG圖