第三章 應用於超寬頻之電容回授匹配與電流再利用之低雜訊放大器
3.2 寬頻輸入匹配級
此電路是利用第一級放大器輸出端的RC負載、L2、C1回授(feedback)及Lg作輸 入端匹配輸入匹配，降低輸入端的匹配網路複雜度，以達到寬頻的需求。如圖3.2 所示。電阻R2是為了防止震盪增加電路的穩定度，R1為大電阻，主要是避免RF訊 號洩漏而影響偏壓。
圖3.2 寬頻輸入匹配級
z 輸入匹配分析[12]
圖3.3.1為第一級放大器M1加上負載的完整小訊號模型等效電路。其中此負載RL 與CL即為第二級放大器之寄生電容與寄生電阻。為了分析輸入匹配網路，在此將 它分成低頻響應及高頻響應分別如圖3.3.2及圖3.3.3所示。
圖3.3.1 第一級放大器小信號等效電路
在低頻響應下之輸入阻抗分析: Current)遠小於汲極電流時。則 (3.1)式之較理想的表示示為:
( )
1由方程式(3.2)可知，Z 為一個R、L、C串聯電路。圖3.3.3所示為第一級放大
圖3.3.3 第一級放大器在低頻響應下之模擬圖
在高頻響應下之輸入阻抗分析:
如圖3.3.4所示，此時負載僅為CL之效應。
圖3.3.4 低頻小信號等效電路
在此先將相依電流源g V 轉變為相依電壓源m gs g r V ，如圖3.3.5所示。 m o gs
freq (0.0000Hz to 15.00GHz)
S(1,1)
2 4 6 8 10 12 14
0 16
-15 -10 -5
-20 0
freq, GHz
dB(S(1,1))
圖3.3.5 先將相依電流源g V 轉變為相依電壓源後之等效電路圖 m gs
因此，可由Ya及Zb的關係得知電容性負載時所形成的輸入阻抗為:
由方程式(3.9)可知，ZinH為一個R、L、C串聯再並聯電容電路。圖3.3.6所示為 第一級放大器在高頻響應下的模擬結果。
圖3.3.6 第一級放大器在高頻響應下之模擬圖
freq (0.0000Hz to 15.00GHz)
S(1,1)
freq (0.0000Hz to 10.00GHz)
S(1,1)
圖 3.5.1 Current-reused topoology
圖 3.5.2 Current-reused With a series inter-stage
圖 3.5.3 Current-reused With three cascaded gain
3.3 電流再利用架構
為了節省低雜訊放大器的供應電壓和消耗功率，且依舊提供足夠的增益，常 使用電流重複利用的架構， 此低功率消耗的技術是由基本Cascode、Inverter 架 構所延伸發展的，如圖3.5.1為基本的電流重複利用架構，對直流而言電路為 Cascode形式，共用一電流源可減少功率消耗，而對小訊號來說電路是Cascade 形式，擁有較大的增益。
之後有人更進一步的延伸此架構，提出with a series inter-stage
resonance架構[13]，如圖3.5.2所示，使用電流重複利用包含LC串聯共振架構，
並提到在相同偏壓和電流下可以得到比基本的電流重複利用架構還高的增益。
另外在three cascaded gain stages此架構中，包含三級增益級的架構[14]，如 圖3.5.3所示，實現在0.18 μm CMOS製程技術上，在僅消耗0.9mW的直流功率時，
5GHz 的頻率上可以得到9.2dB 的功率增
3.4 電流再利用放大級 (Current reused amplifier stage) 第二級放大器為兩個 NMOS 共源極放大器組態疊接(Cascode)而形成的架 構，如圖 3.6 電路中所示。
此放大器利用電路中，L4為共源極放大器 M2的負載(peaking)，目的為阻擋 RF 訊號流至 M3之 source 端，並使共用電流由 M3流至 M2。C3為旁路(Bypass)電 容，其功能則為提供第二級有個交流接地路徑的功能以形成 common source 放 大並避免信號耦合到第一級。C4為耦合(Coupling)電容，目的為讓 RF 訊號送至 第二级之共源放大器，並阻擋直流流入。L5用以被調整與 M3之 Cgs形成串聯諧振 (Series- Resonance)電路，達成兩組放大器間訊號之耦合，以將訊號傳遞至輸 出端。可使增益在設計的頻段達到較佳的平坦度與增益值。R5、L6則為共源極 放大器 M3的負載，目的為並聯尖峰(Shunt Peaking)之設計方式，其可提供延 伸所設計之高頻頻寬與增益平坦度。L7與 C5則是負責此電路的輸出阻抗匹配達 至 50 Ohm。R4則是提供偏壓的作用，電阻值以不明顯增加 noise figure 作為 考量因素。
圖 3.6 電流在利用放大級
3.5 電流再利用放大及原理[16]
0 2 4 6 8 10 12 14
L4 Size=2.25 dB(S(2,1)) L4 Size=3 dB(S(2,1)) L4 Size=3.5dB(S(2,1))
3.6 中間級串聯耦合(Series inter-stage Coupling)架構[17][18]
圖3.10為inter-stage resonate小訊號等效示意圖表示之。若忽略M3之Cgs下，
以M2之Drain為輸入端，到M4之Drain為輸出端所形成的小信號模型，為圖3.10所 示。
M3 Size=8 dB(S(2,1))
0 2 4 6 8 10 12 14 Frequency (GHz)
-10 -5 0 5 10 15 20
dB(S(2,1))
L5 Size=2.25 dB(S(2,1)) L5 Size=3 dB(S(2,1)) L5 Size=3.5dB(S(2,1))
圖 3.12 電感 L5對增益的影響
第四章 電容回授匹配與電流再利用之低雜訊放大器模擬
4.1 佈局考量與電路佈局圖
在高頻元件佈局上，元件放置與走線(Metal Line)的不同，不但與面積大小 有關，更與電路特性有密切的關係，最主要是走線所產生寄生效應。導線(Trace) 之長度需越短越好，以避免產生過大的損耗及過多的寄生電感與寄生電容。走線 在轉角處時，應走45°角而避免90直角的發生，主要是因為電荷會集中在轉彎的 90°尖角處，產生尖端放電效應，嚴重影響電路特性。
走線寬度的決定，取決於通過該導線的電流密度(Current density)，因此 電源線(Power line)和資料線(Data line)所需要的走線寬度自然也就不同，金 屬導線層不同其密度也有所不同，Metal6~ Metal1 中，Metal6 密度最低，Metal1 則反之。盡量可能的避免長距離的平行線出現，以防止串音(Crosstalk)現象發 生。直流導線上需加上旁路電容，以避免導線產生電感效應。使用的MOS 電晶體、
電感、電容、電阻，均有內建一圈保護環(Guard-Ring)將元件包圍起來，可有效 防止元件與元件或走線之間的訊號干擾。
在完成佈局及電路模擬後，須執行設計規則檢查(Design Rule Check; DRC) 和佈局與線路比對(Layout versus schematic; LVS)驗證無誤後即完成佈局。在 完成佈局後晶片尺寸為0.95*0.77 mm2 ，如圖4.1所示。
圖4.1 電容回授匹配與電流再利用之低雜訊放大器佈局圖 4.2 模擬結果
在電路設計階段，電晶體的特性參數會隨製程的變異因素(process corner) 會產生漂移。依據特性漂移的範圍訂定電晶體的參數變異範圍，NMOS 及PMOS 分 別定義三組參數(slow, typical, fast)，電路的模擬應考慮參數的變動corners simulation (SS,,TT,,FF)，以供模擬實際下線結果參考，如圖4.2所示
圖 4.2 參數變異範圍
此論文電路模擬結果與量測之比較分別如下列各圖所示，並將其結果參數值列於 表4.1，此外將其結果參數值與其他論文之比較列於表4.2與表4.3。
圖 4.3.1 S11輸入阻抗之比較結果
-35 -30 -25 -20 -15 -10 -5 0
dB(S(2,2)) Sim_dB(S(2,2))
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
3 4 5 6 7 8 9 10 11 12 Frequency (GHz)
0 1 2 3 4 5 6 7 8 9 10
NF(dB)
Sim_NF (dB) NF (dB)
圖 4.3.5 NF之比較結果
圖4.3.7 P1dB在3.0GHz下之比較結果
圖4.3.8 P1dB在5.0GHz下之比較結果
圖4.3.9 P1dB在7.0GHz下之比較結果
圖4.3.11 IIP3在3.0GHz下之比較結果
圖4.3.12 IP3在5.0GHz下之比較結果
圖4.3.13 IP3在7.0GHz下之比較結果
Frequency 3.1~10.6GHz
Conner Post-sim Measured S11(dB) < -10.7 < -10.07
一、 相關研究比較：
[19] [20] [21] Post-Sim Measure
Technology 0.13μm CMOS 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS
Topology Current-reuse Current-reuse Current-reuse
Feedback+
Current-reuse
Feedback+
Current-reuse
RF(GHz) 3.1–10.6 3.1–10.6 3.1–10.6 3.1–10.6 3.1–10.6
S11(dB) < -17.5 < -8.7 <-8.6 < -10.7 < -10.07 S22(dB) < - 14.4 < -10.9 <-8 < -10.6 < -15.2
S21(dB) 7.92±0.23 10.0-13.1 9.5 <12.1 < 6.66
NF(dB) 2.5 - 4.56 2.7-4.9 5-5.6 3.41~4.55 3.13~7.05
P1dB(dBm) -14 * NA NA -21.5 -16
IIP3(dBm) -4 * NA NA -8.1 -1.8
[22] [23] [24] Post-Sim Measure Technology 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS
Topology Dual Feedback Cascad+ CS CG+ Cascad
Feedback+
4.3 結論
本論文提出3.1~10.6GHz之超寬頻低雜訊放大器的設計與製作，主要是利用 電容回授與電流再利用放大電路來完成。論文中，討論了設計觀念，模擬結果的 討論，再者設計LNA所需之放大器，分析與評估系統規範與需求，以低消耗功率 與低雜訊為目標。此晶片利用第一級放大器的輸出負載(RC Loading)及兩個電感 (Lg，LS)作匹配，減少輸入端的匹配電路，有效的降低雜訊指數，而cascade架構 提供較好的頻率響應（frequency response）與隔絕度（isolation），在第一 級放大器輸入端串上一個電感，且利用Cgd及LS回授來達到寬頻的輸入匹配。
在此架構電路實際量測結果如下：在供應電壓1.5V下，頻寬為3.1 ~ 10.6 GHz，
輸入反射係數小於-10.07以下，輸出反射係數小於-15.2dB以下，平均順向增益 大於6.66dB，逆向隔離小於-28.25dB以下，雜訊指數為3.13~7.05dB，input P1dB 為-16dBm，最小值為IIP3為-10dBm，晶片消耗功率為26.7mW。
為了電路能達到輸入阻抗50歐姆，必須在回授電容與NMOS尺寸上做取捨，此兩 種參數會使影響電路的雜訊指數、增益與消耗功率。當回授電容增大時，會使在 低頻段的增益值降低並且雜訊指數也增加，但若是增加NMOS的尺寸，雖然能改善 增益與雜訊卻增加總體的消率功率，也是此電路架構在未來需要作改善的地方。
4.4 未來研究方向
在此論文架構中，輸入匹配級部份，由於在drain端使用一顆負載電阻RL，導致 消耗了部分功率，並且必須在回授電容與NMOS尺寸上做取捨，而嚴重影響到電路 的雜訊指數、增益與消耗功率。為了改善此問題，希望能使用一顆PMOS來替代電 阻RL，不僅能大大減少功率損耗且達到原有的效能，如圖5.1所示，為PMOS來替 代電阻RL。
在 per-simulation @SS 製程變異模式下，修改後與原電路架構下模擬結果 如圖 5.2.2 所示，其結果參數值列於表 5.1;可由表 5.1 得知，將原負載修改為 PMOS 後，不僅能減少功率損耗且達到原有的效能。
圖 4.4 以 PMOS 替代原負載電阻 RL 之電路
電路種類 原負載電阻電路 修改為 PMOS 之電路
Conner SS SS
S11(dB) < -10 <10.7 S22(dB) < -11.18 <11.4 S21(dB) <14 <14.4 N.F.(dB) 2.022~3.53 1.76~3.47 Power (mW@1.5V) 13.4 9.63
圖 4.5.1 原電路在 Pre-sim 下結果
參 考 文 獻
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