第三章 應用於超寬頻之電容回授匹配與電流再利用之低雜訊放大器
3.5 電流再利用放大及原理
0 2 4 6 8 10 12 14
L4 Size=2.25 dB(S(2,1)) L4 Size=3 dB(S(2,1)) L4 Size=3.5dB(S(2,1))
3.6 中間級串聯耦合(Series inter-stage Coupling)架構[17][18]
圖3.10為inter-stage resonate小訊號等效示意圖表示之。若忽略M3之Cgs下，
以M2之Drain為輸入端，到M4之Drain為輸出端所形成的小信號模型，為圖3.10所 示。
M3 Size=8 dB(S(2,1))
0 2 4 6 8 10 12 14 Frequency (GHz)
-10 -5 0 5 10 15 20
dB(S(2,1))
L5 Size=2.25 dB(S(2,1)) L5 Size=3 dB(S(2,1)) L5 Size=3.5dB(S(2,1))
圖 3.12 電感 L5對增益的影響
第四章 電容回授匹配與電流再利用之低雜訊放大器模擬
4.1 佈局考量與電路佈局圖
在高頻元件佈局上，元件放置與走線(Metal Line)的不同，不但與面積大小 有關，更與電路特性有密切的關係，最主要是走線所產生寄生效應。導線(Trace) 之長度需越短越好，以避免產生過大的損耗及過多的寄生電感與寄生電容。走線 在轉角處時，應走45°角而避免90直角的發生，主要是因為電荷會集中在轉彎的 90°尖角處，產生尖端放電效應，嚴重影響電路特性。
走線寬度的決定，取決於通過該導線的電流密度(Current density)，因此 電源線(Power line)和資料線(Data line)所需要的走線寬度自然也就不同，金 屬導線層不同其密度也有所不同，Metal6~ Metal1 中，Metal6 密度最低，Metal1 則反之。盡量可能的避免長距離的平行線出現，以防止串音(Crosstalk)現象發 生。直流導線上需加上旁路電容，以避免導線產生電感效應。使用的MOS 電晶體、
電感、電容、電阻，均有內建一圈保護環(Guard-Ring)將元件包圍起來，可有效 防止元件與元件或走線之間的訊號干擾。
在完成佈局及電路模擬後，須執行設計規則檢查(Design Rule Check; DRC) 和佈局與線路比對(Layout versus schematic; LVS)驗證無誤後即完成佈局。在 完成佈局後晶片尺寸為0.95*0.77 mm2 ，如圖4.1所示。
圖4.1 電容回授匹配與電流再利用之低雜訊放大器佈局圖 4.2 模擬結果
在電路設計階段，電晶體的特性參數會隨製程的變異因素(process corner) 會產生漂移。依據特性漂移的範圍訂定電晶體的參數變異範圍，NMOS 及PMOS 分 別定義三組參數(slow, typical, fast)，電路的模擬應考慮參數的變動corners simulation (SS,,TT,,FF)，以供模擬實際下線結果參考，如圖4.2所示
圖 4.2 參數變異範圍
此論文電路模擬結果與量測之比較分別如下列各圖所示，並將其結果參數值列於 表4.1，此外將其結果參數值與其他論文之比較列於表4.2與表4.3。
圖 4.3.1 S11輸入阻抗之比較結果
-35 -30 -25 -20 -15 -10 -5 0
dB(S(2,2)) Sim_dB(S(2,2))
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
3 4 5 6 7 8 9 10 11 12 Frequency (GHz)
0 1 2 3 4 5 6 7 8 9 10
NF(dB)
Sim_NF (dB) NF (dB)
圖 4.3.5 NF之比較結果
圖4.3.7 P1dB在3.0GHz下之比較結果
圖4.3.8 P1dB在5.0GHz下之比較結果
圖4.3.9 P1dB在7.0GHz下之比較結果
圖4.3.11 IIP3在3.0GHz下之比較結果
圖4.3.12 IP3在5.0GHz下之比較結果
圖4.3.13 IP3在7.0GHz下之比較結果
Frequency 3.1~10.6GHz
Conner Post-sim Measured S11(dB) < -10.7 < -10.07
一、 相關研究比較：
[19] [20] [21] Post-Sim Measure
Technology 0.13μm CMOS 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS
Topology Current-reuse Current-reuse Current-reuse
Feedback+
Current-reuse
Feedback+
Current-reuse
RF(GHz) 3.1–10.6 3.1–10.6 3.1–10.6 3.1–10.6 3.1–10.6
S11(dB) < -17.5 < -8.7 <-8.6 < -10.7 < -10.07 S22(dB) < - 14.4 < -10.9 <-8 < -10.6 < -15.2
S21(dB) 7.92±0.23 10.0-13.1 9.5 <12.1 < 6.66
NF(dB) 2.5 - 4.56 2.7-4.9 5-5.6 3.41~4.55 3.13~7.05
P1dB(dBm) -14 * NA NA -21.5 -16
IIP3(dBm) -4 * NA NA -8.1 -1.8
[22] [23] [24] Post-Sim Measure Technology 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS 0.18μm CMOS
Topology Dual Feedback Cascad+ CS CG+ Cascad
Feedback+
4.3 結論
本論文提出3.1~10.6GHz之超寬頻低雜訊放大器的設計與製作，主要是利用 電容回授與電流再利用放大電路來完成。論文中，討論了設計觀念，模擬結果的 討論，再者設計LNA所需之放大器，分析與評估系統規範與需求，以低消耗功率 與低雜訊為目標。此晶片利用第一級放大器的輸出負載(RC Loading)及兩個電感 (Lg，LS)作匹配，減少輸入端的匹配電路，有效的降低雜訊指數，而cascade架構 提供較好的頻率響應（frequency response）與隔絕度（isolation），在第一 級放大器輸入端串上一個電感，且利用Cgd及LS回授來達到寬頻的輸入匹配。
在此架構電路實際量測結果如下：在供應電壓1.5V下，頻寬為3.1 ~ 10.6 GHz，
輸入反射係數小於-10.07以下，輸出反射係數小於-15.2dB以下，平均順向增益 大於6.66dB，逆向隔離小於-28.25dB以下，雜訊指數為3.13~7.05dB，input P1dB 為-16dBm，最小值為IIP3為-10dBm，晶片消耗功率為26.7mW。
為了電路能達到輸入阻抗50歐姆，必須在回授電容與NMOS尺寸上做取捨，此兩 種參數會使影響電路的雜訊指數、增益與消耗功率。當回授電容增大時，會使在 低頻段的增益值降低並且雜訊指數也增加，但若是增加NMOS的尺寸，雖然能改善 增益與雜訊卻增加總體的消率功率，也是此電路架構在未來需要作改善的地方。
4.4 未來研究方向
在此論文架構中，輸入匹配級部份，由於在drain端使用一顆負載電阻RL，導致 消耗了部分功率，並且必須在回授電容與NMOS尺寸上做取捨，而嚴重影響到電路 的雜訊指數、增益與消耗功率。為了改善此問題，希望能使用一顆PMOS來替代電 阻RL，不僅能大大減少功率損耗且達到原有的效能，如圖5.1所示，為PMOS來替 代電阻RL。
在 per-simulation @SS 製程變異模式下，修改後與原電路架構下模擬結果 如圖 5.2.2 所示，其結果參數值列於表 5.1;可由表 5.1 得知，將原負載修改為 PMOS 後，不僅能減少功率損耗且達到原有的效能。
圖 4.4 以 PMOS 替代原負載電阻 RL 之電路
電路種類 原負載電阻電路 修改為 PMOS 之電路
Conner SS SS
S11(dB) < -10 <10.7 S22(dB) < -11.18 <11.4 S21(dB) <14 <14.4 N.F.(dB) 2.022~3.53 1.76~3.47 Power (mW@1.5V) 13.4 9.63
圖 4.5.1 原電路在 Pre-sim 下結果
參 考 文 獻
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