專題研究動機

近年來很多研究群對於鍺的研究又產生了興趣是因為鍺擁有的

電性比矽來的優良，鍺擁有較高的電子電洞遷移率，特別是使用鍺基 版的 CMOS 元件時，其低電場的電子遷移率與電洞遷移率是相匹配 的；選擇性沉積鍺於自我對準提高源極/汲極(Raised Source/Drain, RSD)的結構能夠有效抑制短通道效應。由於上述的特性，使得鍺在 近年來又被進一步的研究。

比較其他金屬矽化物，鍺化鎳( NiGe )在迴火溫度350℃~500℃的 片電阻與電阻率展現出優良的特性，顯示出鍺化鎳是很有希望成為自 我對準鍺化物於鍺化鎳的接觸技術，並且成為與矽化鎳相當的 CMOS 自我對準金屬矽化物主流製程[43]。

因此在本論文中，我們提出了使用鍺( Ge )以臨場摻雜選擇性磊 晶 成 長( In-situ Doped SEG )的 方 式 製 作 提 高 源 極/汲極( Raised Source/Drain, RSD )的結構。使用鍺的 RSD結構有以下的優點：第一，

由於 RSD 結構能夠解決製作淺接面所面臨的問題；並且在自我對準 金屬矽化物( Salicide )製程後，不會破壞淺接面。第二，元件尺寸的 縮小使得接面的深度也必須微縮，使得源極/汲極之間的串聯電阻提 高；使用 RSD 結構可以有效改善此問題。第三，由於硼在鍺的固態 溶解度比矽來的高，對於接觸電阻而言，高濃度的摻雜於鍺能夠有效

降低鍺與鎳之間的接觸電阻，進一步的降低金屬連線在源極/汲極的 接觸電阻。第四，由於提升鍺源極/汲極結構與矽晶格之間的差異可 以在元件通道產生應變以提升載子遷移率並且改善元件特性。

1.4 本論文之內容

本研究主要分成三個章節。第一章的內容為介紹本實驗所製作元

件的背景，包含提升鍺源極/汲極( Raised Ge Source/Drain )結構的發 展、目的以及優點；金屬矽化物( Silicide )製程技術的演進和比較；應

變矽( Strain Silicon )製程的簡介以及電性參數與物性量測的方法。

第二章的內容將詳細的描述整個實驗的流程與製程條件。

第三章我們會探討不同堆疊製程條件對提升鍺/矽結構之p⁺/n二

極體量測與分析，利用一些參數的改變，來討論其影響電流-電壓曲 線的機制及摻雜深度的分析。

第四章是結論與未來方向。

第二章

元件製程

本實驗將製作不同堆疊結構提升鍺/矽結構p+-n二極體結構作 為探討的主軸，其製程進行在國家奈米實驗室( National Nano Device Laboratories，簡稱NDL )中進行。圖2.1~圖2.5為不同堆疊 結構提升鍺/矽結構p+-n二極體製程流程，以下為詳述此二極體製程 步驟。

2.1 晶片刻號及零層蝕刻

本實驗是採用n-type六吋矽晶片，晶格方向 <100>，阻值介於 15~25 Ω-cm之間。首先將所有的晶片以雷射刻號機刻號，方便以後 辨識晶片，再用Standard Clean 1去除刻號時所產生的微粒後，接著 開始零層蝕刻的動作，用途是用在以後G-line光學步進機( G-line Stepper )曝光時晶片位置對準矯正用。

2.2 形成Field Oxide ( LOCOS Process)

按照標準清洗步驟( Standard Clean )去除晶片表面的雜質，然後

以高溫爐管成長墊氧化層( Pad Oxide ) 350Å，以及用低壓爐管沈積氮

化矽( Si3N4 )約1500Å。這兩層的用途分別是：墊氧化層用來抵抗氮

化矽( Si3N4 )在矽表面所產生的應力，氮化矽則是用來當罩幕( Mask )

用，藉著其不易被氧滲透的優點來進行場氧化層( Field Oxide )的製 作。接著進入微影( Lithography )及乾蝕刻程序，將主動區定義完成，

微 影 時 所 採 用 的 設 備 是G-line光 學 步 進 機 曝 光 其 光 波 波 長 為

436nm。接著以高溫爐管成長一層約5500Å的場氧化層，以磷酸去除

氮化矽後，再以DHF去除墊氧化層，那麼利用LOCOS 製成步驟所製 作的Field Oxide便已完成，如圖2.1。

2.3 選 擇 性 磊 晶 成 長 ( Selective Epitaxial Growth )鍺

完成標準 LOCOS 製程後，開始選擇性磊晶成長的動作，除了作標 準 STD 清洗外，尚須增加 DHF 的清洗步驟來蝕刻晶片表面的自生氧化 層，以確實避免因自生氧化層所造成的電性衰減。接著使用超高真空 化學氣相沈積系統沈積鍺，使用 UHVCVD 系統沈積的鍺或矽鍺並不會 在矽以外的區域沈積，具有自我對準的特性，不需額外使用曝光顯影 的製程步驟去除主動區以外的鍺或矽鍺，是非常方便的製程方式。沈 積的鍺為矽鍺 100Å/鍺 900Å，以及沉積未摻雜矽鍺 100Å/鍺 300Å，臨

場摻雜 600 Å。

由於矽與鍺的晶格不匹配產生線差排( Threading Dislocation ) 會導致元件特性衰退，因此先沈積矽鍺100Å的用途是作為矽與鍺之間 的緩衝層，並且與未沈積矽鍺緩衝層的條件做比較。使用UHVCVD系統 沈積薄膜的過程中以B²H⁶作臨場摻雜( In-situ Doping )的氣體，其 流量為40 sccm，如圖2.2。

2.4 覆蓋保護層( Passivation Layer )與活化 ( Activation )

在做活化之前，為了避免沈積鍺與非製程氣體產生反應，因此使 用電漿輔助化學氣相沈積系統( Plasma Enhanced Chemical Vapor Deposition System, PECVD System )，覆蓋一層二氧化矽( SiO2 )約

1000Å。PECVD系統沈積SiO2所使用的氣體為TEOS ( 化學式為

Si(OC2H5)4 )。為了修補因臨場摻雜造成的缺陷，活化是個非常重要

的製程步驟。鍺薄膜的活化溫度為850℃，30秒。活化步驟所使用的 系統為金屬快速熱退火( Metal Rapid Thermal Annealing System, MRTA )系統，並且在通氮氣( N2 )的環境下做活化，如圖2.3。

2.5 做 間 隙 壁 ( Spacer ) 以 及 金 屬 矽 化 物 ( Silicide )製程

利用先前沈積一層厚度1000Å 的TEOS，在晶片的表面以氧 化矽乾式蝕刻機做蝕刻，形成間隙壁，如圖2.4。接著在晶片表面以 金屬物理氣相沈積系統鍍上鎳後，以MRTA系統做金屬矽化物製程，

製程溫度為400℃，時間為30秒。最後再以經過配製的硫酸去除未反 應的鎳，製程即告完成，如圖2.5。

1、n-type 六吋矽晶片，晶格 方向<100>

2、高溫爐管成長墊氧化層 (Pad Oxide) 350Å

3 、 低 壓 爐 管 沉 積 氮 化 矽 (Si3N4) 1500Å

4、微影及乾蝕刻，主動區 定義完成

5、高溫爐長場氧化層 5500 Å

6、磷酸去除氮化矽，DHF 去 除電氧化層，LOCOS 的形成

圖 2.1 LOCOS 的形成

Control Sample 堆疊方式 1、 STD 清洗

2、 DHF 去除自生氧化層 3、 UHVCVD 沉積臨場摻 雜矽鍺 100Å/鍺 900Å

Stack Sample 堆疊方式 1、STD 清洗

2、DHF 去除自生氧化層 3、UHVCVD 先沉積未摻雜

矽鍺 100Å/鍺 300Å，

再臨場摻雜 600 Å

圖 2.2 選擇性磊晶矽鍺( SiGe )和鍺( Ge )，並以臨場摻雜方式摻雜雜 質到鍺層，臨場摻雜的氣體為B^B2H6，流量的條件為40 sccm。

圖 2.3 接 著 覆 蓋 一 層TEOS( 即SiO2 )作 為 保 護 層( Passivation

Layer ) ，避免鍺層在活化的步驟中與其他非製程氣體反應活化

( Activation )製程，除了使鍺層的雜質重新排列，另外使雜質往下擴

散，使接面( Junction )在矽鍺與矽的界面之下。

圖2.4 用乾式蝕刻製作間隙壁( Spacer )

圖 2.5 鍍上鎳( Ni )後作Silicide製程，並形成NiGe。最後用經配製的 硫酸去除未反應的鎳。

第三章 不同堆疊結構對提升鍺/矽p

⁺

-n 二極體特性之影響

3.1 簡介

以RSD結構用來抑制短通道效應與改善元件效能的MOSFETs已

經被發展出來。鍺的選擇性磊晶成長能夠有效的製造RSD結構，因為 此技術能夠提供臨場摻雜(In-situ doping)。本章節針對提升鍺源極/汲 極(Raised Germanium Source/Drain)結構做前期的研究，並用不同堆疊 結構作為討論的主軸。我們先製作一個基本的二極體(Diode)，也就是

接面(Junction)結構。我們將對此p⁺n二極體做一些堆疊的改變，並探

討其特性的改變。

參考文獻得知使用UHV-CVD系統沈積鍺薄膜的時間過長，若在沈

積薄膜時的氣體流量不穩定會導致薄膜品質不佳，造成量測電流-電 壓特性時的良率降低，並且使製程不穩定性提高，所以臨場摻雜所使 用的氣體B^B2H6，其流量必須達到最大值以確保製程的穩定性。另一方 面，由於鍺Silicide製程溫度超過500℃以上會造成鍺化鎳的結塊，造 成鍺化鎳與鍺之間的界面粗糙度增加，使得漏電流增加。

此次實驗便使用不同製程條件所獲得的參數作為最佳條件，並利

用 SIMS獲得接面深度，探討接面深度對於漏電流的影響。

3.2 量測設計

3.2.1 漏電流

利用Keithley4200，我們隨機量測相同面積、不同結構十五個二極

體的I-V特性，電壓從 5V至-3V，面積包含為 100μm²、200μm²、 300μm²、1000μm²。並且觀察每個面積，逆偏於1V的漏電流分佈。

再經由以上得知數據，逆向漏電流密度和周長與面積的比值作圖，

可以得到組成漏電流的兩個部份，一個是面積漏電流，另一個是周長 漏電流，可由方程式(1)表示

Jr=Ja+(P/A)*Jp---(1)

這裡的A(cm²)是指二極體的面積，而P(cm)是指二極體的周長，斜率 Jp即為周長漏電流密度，直線內差到Y軸(漏電流密度)的數值即為面 積漏電流密度。

3.2.2 SIMS 量測

利用二次離子質譜儀(SIMS)量測不同堆疊結構的Sample，選擇面

積為 100μm²，來測量元素的成分組成比與深度，分析硼(B)擴散是否 擴散到較深的深度，來了解各個結構的接面深度是否有改善，製作出 更好的淺接面。

3.3 結果與討論

3.3.1 漏電流分析

此實驗結果選擇面積為100μm²，選擇性磊晶的條件分別為Control Sample: 臨場摻雜矽鍺 100Å/鍺 900Å與Stack Sample: 未摻雜的矽鍺

100Å/未摻雜的鍺 300Å/臨場摻雜鍺 600Å，臨場摻雜所使用的氣體

B^B2H6流量為 40sccm，活化溫度與時間為 850℃，30 秒，Silicide製程 溫度為 400℃，30 秒。圖 3.1 比較不同矽鍺/鍺堆疊對二極體I-V電性 之比較，從圖中的順偏( Forward Bias )來看，其Ion/Ioff current ratio皆超 過六個級數，再利用式子

Jf = Js (eqV/nkT-1)

得知理想因子n ( Ideality Factor )分別為Stack Sample 1.002與Control

Sample 1.006，表示此二極體的在順偏部份是優良的，表 3.1 是其他

面積的理想因子值。

圖 3.2是逆偏1V的漏電流分布圖(偉柏圖)。我們隨機量測Control

Sample及Stack Sample，已完成且相同面積的十五個二極體，包含面

積為 100μm²、200μm²、300μm²、1000μm²。圖3.2所顯示的曲線表示 本實驗所製作兩種堆疊方示的元件，其均勻性非常的良好，同一面積 所量測到的漏電流相差很小。

經由逆偏漏電流密度和周長與面積的比值作圖，可以得到組成漏

電流的兩個部份，一個是面積漏電流，另一個是周長漏電流，可由方 程式(1)表示。由圖 3.3 可以得知，即使未經過 Silicide 製程，依然有 一定的周長漏電流，Control Sample 的周長漏電流密度為 2.19E-3 A/cm，Stack Sample的周長漏電流密度為 1.81E-3 A/cm，兩者堆疊方 式與傳統 Si 所製作的接面比較，Si 周長漏電流密度為3.55E-3 A/cm 並無特別明顯的差異。

由於面積越大的二極體所包含的缺陷相對於小面積的二極體的會

比較多，因此測量漏電流(單位為A)時所量測到的大面積漏電流會比 較大，若把漏電流(A)轉換成漏電流密度(A/cm²) ，則小面積的漏電流 密度會比較大，由公式(1)得知，P/A越大表示周長所佔的比例越大，

若二極體的周長是逆偏漏電流的主要路徑，則周長漏電流密度(圖3.3 曲線的斜率)越大。直線內插到Y軸(漏電流密度)的數值即為面積漏電

若二極體的周長是逆偏漏電流的主要路徑，則周長漏電流密度(圖3.3 曲線的斜率)越大。直線內插到Y軸(漏電流密度)的數值即為面積漏電

在文檔中 藉由不同堆疊結構對提升鍺/矽p+-n二極體分析 (頁 20-0)