1-1 前言
隨著科技的日新月異，在消費性電子產品或其他電子產品，其內 部元件越來越小且性能也越來越佳。而在被動元件的應用也是如此，
以動態隨機存取記憶體(dynamic random access memories; DRAMs)為 例，其記憶元件愈做愈小，DRAMs單位面積的集積度亦由90年代的 16 M-bit發展至目前的1 Giga-bit，而DRAMs中每個電容可使用面積 (capacitor area) 亦 由 1.10 μm2降 至0.20 μm2， 整 個 發 展 趨 勢 正 如
“Moore’s law”所預測，當積集度來到4 Giga-bit時，其電容面積更縮小 至只有0.10 μm2[1]。因此在積集度越來越高的情形，如何在愈來愈小 的面積上，維持一足夠的電容值，是DRAMs發展的所需面對的問題，
圖1-1則是DRAMs與微處理器的發展趨勢及特徵尺寸的微縮化趨勢 [2]。
對DRAMs裡的記憶胞(memory Cells)而言，由於VLSI(very large scale integration)積集度的增加以及元件尺寸縮小，其面積必須要不斷 地縮小，且要維持元件雜訊比(signal-to-noise ratio；S/N ratio)的關係，
所以其儲存的電荷必須要維持在150 fC左右的值。
而根據平板式電容的公式：
d C ε0εrA
= (1-1)
C為電容，ε0為真空中的容許係數，εr為介電材料的相對介電係數，
A為電極的面積，d則是介電材料的厚度，由式1-1可知道要維持或提 升電容值有3個途徑：
(1) 增加表面積 (2) 降低厚度
(3) 提高相對介電係數
因此早期主要是減少二氧化矽(SiO2)的厚度，但當厚度達到物理極 限時會產生穿隧漏電流(Fowler-Nordheim tunneling current)，甚至會發 生介質崩潰(dielectric breakdown)，遂由結構上做改善，如使用三維的 結構，像是柱狀存取電極(cylindrical storage electrodes)與冠狀堆疊電 容(crown-shaped stacked capacitor)，或藉由半球狀多晶矽 (uneven electrodes with hemispherical-grained；HSG)的表面不平滑性質來增加 表面積，但使用三維的結構會造成製程上難度的增加，而多晶矽所增 加的表面積大概也只能多出2.5倍的面積，因此這些增加表面積的方 式並無法達到Giga-bit的要求。所以另一種改善的方法就是提高使用 材料的介電常數，圖1-2則是一些常見介電材料的應用與其介電常數 [2]，而最常見的介電材料是Ta2O5(εr = 25)及Y2O3(εr = 17)，但是其介 電常數介電常數只有數十，所能夠多增加出來的電容值有限[3,4]，由 於增加表面積的效果有限且會增加在Giga-bit的製程困難度，而降低
厚度到達物理極限時，有穿遂電流的疑慮，因此高介電材料諸如鐵電 材料便越受到重視。
而鐵電材料中，屬於鈣鈦礦(ABO3)結構的鈦酸鍶鋇(BaxSr1-xTiO3; BST)為鈦酸鋇(BaTiO3; BTO)與鈦酸鍶(SrTiO3; STO)的固溶體，由於 其同時具有好的壓電、介電以及焦電性質，因此近年來被應用在半導 體的DRAMs製程[1,5]以及微波元件[6,7]上。此外，BST具有以下優 點[1]，是其受到重視的主因：
(1) 高介電係數 (2) 溫度穩定性 (3) 低漏電流
(4) 高介電破壞強度
(5) 高信賴性：包括老化（aging）及依時介電崩潰(Time-dependent dielectric breakdown)。
1-2 研究動機與目的
目前使用在BST薄膜電容結構上的電極材料，大多數使用貴金 屬(如：Pt、Ir及Ru)或金屬氧化物(如：RuO2、IrO2等)，而圖1-3是一 些公司所使用的金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容結 構及其所用的電極材料[8]，其中以Pt最為常用，雖然Pt電極具有較高
電流，但是熱穩定性不佳，在高溫退火後易形成hillock導致高漏電 流，而且Pt跟基材的附著性很差，所以需要額外的附著層(如：TiN)；
不僅如此，Pt在價格上也較貴，且在高頻元件上的應用性並不高。
因此，在本研究中是以鉭電極(Ta)當作電極材料，其優點在於：
(1) 價格上較為便宜
(2) 其阻值比金屬氧化物低 (3) 與基材的附著性比Pt佳 (4) 可以應用在銅整合製程上
所以本研究重點在於探討BST與Ta電極間的基本物性、電性及 可靠度，並與銅進行製程整合的探討。
圖1-1 DRAMs與微處理器的發展趨勢[2]
圖1-2 常見介電材料的應用與其介電常數[2]
圖1-3 BST 薄膜電容結構與其電極材料[8]