局部區域應變技術

局部區域應變（Local Strain）技術為目前主流之應變矽製程技術，其作 法有：1. 覆蓋附有應力之接觸蝕刻停止層（CESL）[12]；2. 於電晶體源極 及汲極端鑲埋矽鍺合金或矽碳合金（Embedded SiGe/SiC Alloy）[14]；3.淺溝 槽隔離技術（STI）[15]等等方式形成應力源，而其應變機制為單軸應變

（Piezo Resistance）係數關係式估算而得[5]，此壓阻關係式將由下一章做詳 細介紹。

Direction CMOS performance impact

NMOS PMOS Z Compression

+ + + +

Tension +

圖2-16 電晶體受一拉伸應變其三維方向性能表現[25]

附有應力之接觸蝕刻停止層（CESL）為一氮化矽（Nitride）薄膜沉積於 元件上，因此又稱為氮化矽蝕刻停止層，如圖 2-17（a）所示，其引起之機 械應力（Mechanical Stress）將以間接方式傳遞於通道內，並且可藉由不同的 製程方式來達到施予 CESL 拉伸應力（Tensile CESL, t-CESL）或壓縮應力

（Compressive CESL, c-CESL）的效果；使用低壓化學氣相沉積（Low Pressure Chemical Vapor Deposition, LPCVD）方式可形成具拉伸應力之 CESL（t-CESL），而使用電漿輔助化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition, PECVD）方式則可形成具壓縮應力之 CESL（c-CESL）[5][26]。

根據文獻指出，CESL 引起之機械應力對元件性能的影響極大，對於 N 型電晶體與P 型電晶體而言，兩者所需之應力效果是相反的，並且隨著閘極 長度的改變而不同[27]，如圖2-18所示，N 型電晶體覆蓋具壓縮應力之 CESL，

於短通道時，通道區域的應力效果與CESL 相同並且變得更加壓縮，但於長 通道時，通道區域由於力學之彎曲效應（Bending Effect），使得通道區域受 到的應力反轉（Inversion）為拉伸應力，且有助於提升電晶體性能；同樣的 對P 型電晶體覆蓋覆蓋具壓縮應力之 CESL，於短通道時，通道區域應力效 果與CESL 同為壓縮應力以改善電晶體性能，但於長通道時，通道區域應力 反轉為拉伸應力，並降低電晶體的性能。

整個 CESL 結構又可細分為三個部分來做解釋，如圖 2-19、圖 2-20 及 圖 2-21 所示[28]，其分別為頂部 CESL（Top-CESL）、側向 CESL（Lateral-CESL）及底部 CESL（Bottom-CESL）；考慮一具張應力 CESL 之電晶體結 構，在大尺寸時，頂部CESL 導致通道受到壓縮應力，而隨著通道寬度的縮 減，頂部CESL 的區域也跟著減少，使得通道上所受之應力下降；側向 CESL 也導致通道受到壓縮應力，隨著通道寬度的減少，側向CESL 間的距離被拉 近，使應力得以更集中傳遞至通道內，因此對通道的應力影響將急遽增加；

而底部CESL 則導致通道受到拉伸應力，隨通道寬度的縮減，底部 CESL 區

域增加，使應力能夠更集中的傳達至通道內，因此對通道之應力影響也急遽 增加；而當三個區域的CESL 合併時，各 CESL 間將會有間接性的影響。

圖2-22、圖 2-23以及圖2-24為受CESL 影響之通道三維應力分量於不 同閘極長度下之模擬圖[28]，其 X 軸方向為電晶體通道長度方向，Y 軸方向 為電晶體寬度方向，Z 方向則為電晶體薄膜厚度高度方向。由此三張模擬圖 可得知，在通道X 方向所受之應力主要是由底部 CESL 的直接影響造成；通 道Y 方向應力因頂部、側向、底部三個區域的 CESL 各自對通道造成直接影 響，導致應力互相抵消，因此在通道 Y 軸方向應力不顯著；而通道 Z 方向 則是受到各區域CESL 之間的間接影響，因此此方向應力無法由 CESL 對通 道的直接影響去做解釋，如圖2-25所示。

另有文獻指出 CESL 於不同張應力大小及厚度對短通道電晶體的應力 的關係，如圖 2-26，在通道X 方向應力，會受到源、汲極區域上方的 Bottom-CESL 拉伸的應力使得通道被拉伸；而在通道 Y 方向應力，側壁上的 Latteral-CESL 壓縮閘極區域進而傳遞應力使得閘極下方通道被壓縮；而在通道 Z 方 向則因傳統電晶體寬度大，為平面應變（Plane Strain）的關係，故受到之應 力趨近為零[28]。

圖2-17SOI nMOSFETs 結構：（a）高張應力 CESL 施予元件拉伸應力及 STI 施予元件壓縮應力示意圖（b）STI 施予元件壓縮應力俯視圖[12]

（a） （b）

圖2-18 比較不同通道長度下 c-CESL 對 N 型電晶體的性能影響[27]

圖2-19 頂部 CESL 覆蓋電晶體示意圖[28]

圖2-20 側向 CESL 覆蓋電晶體示意圖[28]

圖2-21 底部 CESL 覆蓋電晶體示意圖[28]

圖2-22 通道 X 方向應力模擬圖[28]

圖2-23 通道 Y 方向應力模擬圖[28]

圖2-24 通道 Z 方向應力模擬圖[28]

圖2-25 頂部 CESL、側向 CESL 與底部 CESL 之間接影響示意圖[28]

圖2-26 CESL 之厚度及張應力大小對通道應力影響示意圖[29]

另一方面，於電晶體源極及汲極端（S/D）嵌入與矽基板晶格常數不相 同之合金，如P 型電晶體使用矽鍺（SiGe）合金，N 型電晶體使用矽碳（SiC）

合金，由於晶格介面與矽基板不同而導致晶格不匹配效應，也可產生一單軸 向應力源，施予通道一拉伸或壓縮應力以提高其載子遷移率；圖 2-27（a）

顯示為一N 型電晶體源、汲極崁入矽碳合金之結構，由於矽碳晶格常數小於 矽的晶格常數，崁入電晶體源、汲極時，會在應力釋放平衡後產生一向內壓 縮之應力，使得通道側向受到拉伸應變而縱向方向受到壓縮應變。文獻指出，

在碳摩爾分率為0.013 的情況下，矽碳合金與矽基板彼此晶格不匹配的比例 約為0.56 %，並由圖 2-28 電晶體輸出特性曲線可看出，源、汲極崁入矽碳 之結構提升了電晶體約50 %的驅動電流（ID sat），而碳的摻雜濃度會受到製 程上的限制，隨著濃度的增加，置換效率將大幅降低，如圖 2-29所示[30]； 而對於P 型電晶體而言，其結構為源、汲極崁入矽鍺合金如圖 2-27（b）所 示，由於矽鍺晶格常數大於矽的晶格常數，導致通道受到側向壓縮應變而縱 向方向則受拉伸應變。有研究指出，在鍺摩爾分率為0.17 的條件下，可提升 電晶體電洞遷移率約 50 %，如圖 2-30，而因P 型電晶體縱向方向具一高壓

阻係數，因此在施予縱向低單軸壓應力時，可大幅提升電洞遷移率，並維持 於高垂直電場下而不退化[3][25]。

（a） （b）

圖 2-27 電晶體源、汲極崁入（a）矽碳合金與（b）矽鍺合金之結構[30]

圖 2-28 S/D 崁入 Si0.987C0.013合金之電晶體輸出特性曲線[30]

圖2-29 碳置換效率與碳濃度之關係曲線[30]

圖 2-30 源、汲極崁入 Si0.83Ge0.17合金之電子遷移率比較[25]

用來隔離電晶體主動區之淺溝槽隔離（Shallow Trench Isolation, STI）技 術也可以使其對通道產生一單軸向之側向壓縮應力，如圖 2-17（a）及圖 2-17（b）所示。若於應變工程中使用STI 技術，對於 N 型電晶體而言，其對 通道產生之壓縮應變將會導致電晶體電子遷移率下降；而對於P 型電晶體而 言，通道受到之壓縮應變則可以提升電洞遷移率[15]。圖2-31為一電晶體模 型俯視圖，根據研究指出，對N 型電晶體而言，平行通道方向，隨著擴散長 度（Length of Diffusion, LOD）的變長，載子遷移率越大，並且在小的 STI 寬 度（STI Widths, STIW）能夠得到最佳的效果，如圖2-32 所示；而對於P 型 電晶體而言，則是在越短的擴散長度及較大的STI 寬度能夠擁有更高的載子 遷移率，如圖2-33。

此 外 ， 用 來 改 善 矽 與 金 屬 之 間 的 介 面 品 質 及 阻 值 的 矽 金 屬 化 合物

（Silicide）也是應變技術之一，如圖 2-34 所示，常用的矽金屬化合物像是 TiSi2、CoSi2及NiSi 具有比矽更大的熱膨脹係數，因此在應力釋放平衡之後 將對底下的矽產生壓縮應力，而此矽金屬化合物所引致之機械應力通常大於 400 MPa，且當應力超過臨界剪應力時，將導致晶格錯位損毀電晶體元件[26]。

除以上述幾個施予電晶體應力的方法，另有使用多晶矽（Poly-Silicon）

閘極、側壁（Spacer）使用 Nitride 做為材料以及介電層（Inter Layer Dielectric, ILD）做為電晶體之應力源[3][5]。

圖 2-31 電晶體模型俯視圖[15]

圖 2-32 於 N 型電晶體平行通道方向，載子遷移率與 STI 寬度及 LOD 長度 的趨勢[15]

圖2-33 於 P 型電晶體平行通道方向，載子遷移率與 STI 寬度及 LOD 長度 的趨勢[15]

圖 2-34 電晶體使用矽金屬化合物結構示意圖[26]