電晶體性能

欲 提 升 一 電 晶 體 之 性 能 表 現 ， 一 般 而 言 ， 以 提 高 其 汲 極 飽 和 電流

（Saturation Drain Current, IDsat）作為依據，IDsat公式如（2.1）式[3]：

I_Dsat = ¹ Short-Channel Effect），像是臨界電壓下滑（Threshold Voltage Roll-off）、汲極引起 的能障下降（Drain-Induced Barrier Lowering, DIBL）、貫穿（Punch-Through）

等等，此外，在通道長度小於0.35 um 後，短通道效應益加明顯，此時 IDsat

不再隨著通道長度的縮減而呈反比增加。 （3）提高閘極氧化層介電係數ε_ox； 使用高介電係數介電層（High-k Dielectrics），即使用High-k 材料取代傳統的 二氧化矽材料[4]。 （4）減少閘極氧化層厚度 tox；成長較薄的氧化層厚度可 得較高氧化層電容值，進而提升IDsat，然而一些物理極限卻提高了製程的難 度，在90 奈米以下，tox將小於16 Å，過薄的 tox將使得電子直接穿遂（Direct Tunneling）導致閘極漏電流情形嚴重，降低電晶體效能。 （5）提升載子

遷移率μ_n；此方法為透過應變工程（Strain Engineering）技術來控制μ_n以提

k 為波茲曼常數（Boltzmann Constant），T 為絕對溫度。

當一電場施加於含有自由電子的半導體材料上時，載子會受到電場作用 而被加速，此速度稱為漂移速度（Drift Velocity, vn/p），其速度會加到載子隨 機熱運動上（Random Thermal Motion）。電洞漂移速度與施加之電場方向相

（a） （b）

圖 2-4 電子漂移路徑：（a）無外加電場；（b）有外加電場[3]

2.2 電晶體之電流-電壓特性

如2.1.2 小節圖2-3所示，考慮一個增強型之N 型 MOSFET，若將其源 極端與基底端接地時（VS =VB = 0），則汲極端電流（ID）與汲極端電壓（VD） 將構成輸出特性（Output Characteristics）曲線。而如果把 VD固定在某個電 壓值時，輸出端電流（ID）與閘極端偏壓（VG）則可構成轉移特性（Transfer Characteristics）曲線[3]。

2.2.1 輸出特性 ID - VD曲線

輸出特性曲線基本上可分為截止區（Cutoff Region）、線性區（Linear Region）、飽和區（Saturation Region）三個區域，如圖 2-5 所示。在閘極電 壓小於臨界電壓時（VG < VT），MOSFET 操作在截止區，如 2.1.1 小節所述，

此時之閘極電壓不足以使閘極下方形成反轉層，因此電晶體源極和汲極之間 並未有允許電流流過的通道（Channel），故源極與汲極在電性上是獨立的，

在不考慮漏電流的情況下，不論外加多大的汲極電壓，輸出電流ID皆為零，

由此可知在截止區之輸出特性曲線將與X 軸（VD軸）重疊。

而當閘極電壓大於臨界電壓時（VG > VT），MOSFET 操作在線性區，此

然而，實際之輸出特性曲線會有類似雙載子接面電晶體（Bipolar Junction Transistor, BJT）裡的爾利效應（Early Effect），使汲極電流在飽和區中會有 持續上升之趨勢而並非持平為一定值，若把汲極電流向左做延伸將會相交於 VD軸，此趨勢稱為通道長度調變（Channel Length Modulation），如圖2-6所 示[3][6]。

圖 2-5 理想 N 型 MOSFET 輸出特性曲線

圖 2-6 實際 N 型 MOSFET 輸出特性曲線圖[6]

飽和 線性

截止 區

2.2.2 轉移特性 ID - VG曲線

轉移特性（Transfer Characteristics）是在固定汲極偏壓下，汲極電流（ID） 對閘極偏壓（VG）的作圖，可分為線性區及飽和區兩種。在線性區汲極電壓

（Scattering）效應影響，使通道中電子容易與 Si-sub/SiO2介面產生碰撞導致 載子遷移率變差，故實際汲極電流值會偏離預測之虛線。

此外，由公式（2.7）式亦可推得線性區的汲極電導（Drain Conductance）

gD亦稱通道電導（Channel Conductance）及轉移電導（Transconductance）gm： ｇD ≡ ^∂ID

被當作電晶體增益（Transistor Gain）之參考，而臨界電壓可在令汲極電流（ID） 為零時於汲極電流公式中取得，為了與飽和區臨界電壓作區分，我們將線性 區之臨界電壓設為VT,lin。圖 2-7（b）顯示，在VG < VT時，反轉層尚未形成，

沒有電為流產生，因此gm值為零；在VG > VT時，隨著VG的增加，gm也跟 著上升並到達最大值 gm, max，此時 VG 如持續增大，則會因為通道電子散射

效應的影響導致電子遷移率下降，使gm值不增反減。 時會因為短通道效應裡的汲極引起位能下降（Drain-Induced Barrier Lowering, DIBL）效應造成飽和區之臨界電壓值 VT,sat小於線性區之臨界電壓值 VT,lin。

圖2-7 線性區之轉移特性曲線：（a）ID – VG圖；（b）轉移電導圖[3]

圖2-8 飽和區之轉移特性曲線√I_Dsat – VG圖[3]

2.2.3 次臨界特性

MOSFET 操作於截止區時，在理想狀況下，不論外加多少汲極電壓，汲 極電流皆等於零，然而實際上，仍會有微量的汲極電流存在著，如圖2-7（a）

及圖2-8所示，這都是因為次臨界特性（Subthreshold Characteristics）所造成 的次臨界電流（Subthreshold Current）。次臨界特性會在 VG ≤ VT的時候，

其中A 為電流流經之截面積，D_n為電子擴散係數（Diffusion Coefficient），n_i 為本質載子濃度，qΨ_𝐵為費米能階E_F與本質費米能階E_i的能量差，L 為通道 幅（Subthreshold Swing），其簡寫符號為 S 或 S.S.，如公式（2.14）式 S. S. ≡ ^∂VG

∂(logID) （2.14）

由公式（2.14）中可看出，次臨界斜率 S.S.即為次臨界特性曲線中直線斜率 之倒數值，因此得到以下兩個重點： （1）越小的 S.S.有越好的電晶體開關 特性。 （2）從次臨界特性可觀察出，當電晶體臨界電壓 VT太小，則元件 在關閉狀態（OFF）時，仍會有次臨界電流存在，此時又稱為關狀態電流（Off-State Current）；而當電晶體臨界電壓 VT太大時，元件會有較小的次臨界電 流，但同時將犧牲開狀態電流（On-State Current），也就是所謂的驅動電流

（Drive Current）。因此為了有良好的電晶體特性，我們常將電晶體之臨界電 壓VT設為0.7 V 左右。

圖 2-9 MOSFET 次臨界特性曲線[7]

2.3 應變工程技術 層（High-k dielectric）、應變矽（Strained Silicon）及 SOI（Silicon-on-Insulator）

等，應變工程技術就此因應而生，而Intel 的 90nm 技術節點至 32nm 技術節 變（Local Strain）兩種，而其應變機制又可分為雙軸應變（Biaxial Strain）與 單軸應變（Uniaxial Strain），如圖2-10所示[10]，在元件製造過程當中，對 電晶體元件產生應力的方式有：將矽成長於虛擬矽鍺基板上[11]、覆蓋氮化 矽接觸蝕刻停止層（Contact Etch Stop Layer, CESL）[12]、應力記憶技術（Stress Memorization Technique, SMT ）[13]、 源 極 與 汲 極 鑲 埋 矽 鍺 或 矽 碳 合 金

（Embedded SiGe/SiC Alloy）[14]、淺溝槽隔離技術（Shallow Trench Isolation,

STI）[15]等等，然而，因應元件尺寸微縮的趨勢，新的電晶體結構由柏克萊 大學胡正明教授團隊提出，其稱為鳍式電晶體（FinFET）[16]，近年來應變 工程技術之研究也廣泛的運用於此結構[17]。

圖2-10 應變工程技術分類示意圖[10]

2.3.1 應變矽物理機制

應變工程技術主要是藉由施予電晶體通道應力以提升電晶體汲極飽和 電流（IDsat）公式裡的載子遷移率（n）進而提高元件的性能表現。由表2-2 可知[18]，當應變機制為雙軸拉伸應變時，可同時改善N 型與 P 型電晶體之 驅動電流；當應變機制為雙軸壓縮應變時，僅能改善P 型電晶體之驅動電流；

當應變機制為單軸拉伸應變時，僅能改善N 型電晶體之驅動電流；當應變機 制為單軸壓縮應變時，僅能改善P 型電晶體之驅動電流。

表2-2 雙軸與單軸應變機制對於電晶體驅動電流的影響[18]

Compare with ctrl NMOS Id^（sat^）

PMOS

Id^（sat^） Stressor Biaxial Strain

（Tensile） Increase↑ Increase↑ Strained Si/

Relaxed SiGe Biaxial Strain

（Compressive） Decrease↓ Increase↑ Strained SiGe on insulator Uniaxial Strain

（Tensile） Increase↑ Decrease↓ CESL Uniaxial Strain

（Compressive） Decrease↓ Increase↑ SiGe S/D

載子遷移率受到機械應變作用所產生之物理機制與載子位於導電帶能 谷（Conduction Band Valley）或價電帶（Valence Band）能帶的分佈比例、散 射率、有效質量等等三個參數有關。圖2-11為矽材料未受應變（Unstrained）

前與受到雙軸拉伸應力（Biaxial Tensile Strained）後之電子導電帶及價電帶 能帶變化示意圖[5]。在矽材料未受應變作用亦即無應變狀態時，其導電帶上 之6 個能谷呈現能量簡併（Energy Degenerated）；當施加雙軸拉伸應力於矽 材料時，水平方向也就是平面（In-of-Plane）的晶格受到橫向拉扯，垂直方 向（Out-of-Plane）的晶格則受到縱向擠壓，其導致相對應之 kx、ky方向能谷

（Four-Fold Degenerate, ∆4）能帶上升，kz方向能谷（Two-Fold Degenerate,

∆2）能帶下降，故致使能帶由原先的 ∆6 分離（Band Splitting）為 ∆4 及 ∆2 ， 不僅能降低能谷間的散射率（Intervalley Scattering rate），也降低了導電帶的 有效態位密度，進而減少能谷內之散射率（Intravalley Scattering Rate），而電 子大多分佈於能量較低的 ∆2 能谷，故具有較小之有效值量（Effective Mass）， 因此能谷散射率的降低及較小之電子有效質量促使了電子遷移率的提升[19]。

（a） （b）

（c）

圖2-11 電子導電帶能谷示意圖：（a）無應變（Unstrained）狀態；（b）受 雙軸拉伸應變（Biaxial Tensile Strained）狀態；（c）受應變之能帶分裂圖[5]

對電洞而言，在矽材料為無應變狀態時，價電帶上之輕電洞（Light Hole,

Unstrained Si Strained Si

∆4

∆6

∆4

∆2

∆E

（a） （b）

圖 2-12 電洞價電帶能帶示意圖：（a）無應變狀態；（b）受雙軸拉應變[5]

2.3.2 全區域應變技術

約 2003 年以前，全區域應變（Global Strain）技術被史丹佛與麻省理工 的研究團隊所提出[9]，此類應變技術為當年應變製程中主流的發展技術，其 使用矽鍺虛擬基板（SiGe Virtual Substrate），並於基板上成長矽薄膜即為應 變矽。圖 2-13為一電晶體結構 TEM 圖及應變機制示意圖[11]，其製程步驟 為：1.先於矽基板上磊晶成長一層晶格常數（Lattice Constant）較大之矽鍺層

（Relaxed Si^1-xGe^x Layer）作為虛擬基板； 2.而後再成長一層矽薄膜於矽鍺 虛擬基板上做為電晶體通道（Channel）。兩者因晶格大小不一致導致介面晶 格不匹配（Lattice Mismatch）效應，使得通道上的矽原子受到矽鍺層上晶格 常數較大之矽鍺原子拉扯而產生雙軸拉伸應變（Biaxial Tensile Strain），此受 應變之矽層即為應變矽（Strain Si），其應變的大小可由矽鍺合金裡的鍺濃度

k E

In-plane Out-of-plane

k E

In-plane Out-of-plane

LH

來作控制，而應變的數值即為矽層與矽鍺層之間晶格不匹配的比例；根據維 軋定律（Vegard’s Law），鍺摩爾分率為 x 之矽鍺合金（Si^1-xGe^x）晶格常數

（𝑎_SiGe）可由（2.15）式得知[21]。

𝑎_SiGe = (1 − x)𝑎_Si+ x𝑎_Ge （2.15）

其中，矽的晶格常數（𝑎_Si）為5.43 Å，鍺的晶格常數（𝑎_Ge）為5.66 Å。

除了在矽鍺虛擬基板上成長應變矽之外，於絕緣層上成長矽鍺合金

（SiGe-on-Insulator, SGOI）如圖 2-14 所示[22]，及在絕緣層上成長應變矽

（Strained-Si-on-Insulator, Strained-SOI）如圖 2-15所示[23]，兩者皆屬全區 域應變技術。

以全區域應變技術製造的 N 型與 P 型電晶體在遷移率表現上皆能獲得 改善[24]，且以此應變技術製造之電晶體有較佳之矽介面品質，可於後續製 程成長較高品質之薄膜。然而，因使用到矽鍺虛擬基板，矽與矽鍺之間的異 質接面問題將造成臨界電壓不易控制；此外，要改善P 型電晶體之性能必須 使用鍺濃度極高之矽鍺虛擬基板，此基板成本高且於中、高垂直電場下操作 時會引起遷移率退化問題。有鑒於此，目前應變技術發展重心已由全區域應

以全區域應變技術製造的 N 型與 P 型電晶體在遷移率表現上皆能獲得 改善[24]，且以此應變技術製造之電晶體有較佳之矽介面品質，可於後續製 程成長較高品質之薄膜。然而，因使用到矽鍺虛擬基板，矽與矽鍺之間的異 質接面問題將造成臨界電壓不易控制；此外，要改善P 型電晶體之性能必須 使用鍺濃度極高之矽鍺虛擬基板，此基板成本高且於中、高垂直電場下操作 時會引起遷移率退化問題。有鑒於此，目前應變技術發展重心已由全區域應