具應力梯度接觸蝕刻停止層與源、汲極晶格不匹配對N型奈米元件的影響
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(2) 致謝 首先，感謝我的指導教授劉傳璽教授的悉心指導及照顧，從大學部、專 題生，一直到碩士班，從老師身上學到不少半導體領域專業知識與相關實務 經驗，感謝老師一路上的支持及鼓勵，更謝謝老師提供我們完善的研究設備 及良好的研究環境，讓我們得以專心進行研究，此外，在老師身上亦學到待 人處事之道與做事的態度，使我受益良多， 感謝中原大學共同指導教授李昌駿副教授不辭辛勞的指導，教我們以有 限元素分析法進行半導體之應變工程相關研究，並協助我們操作 ANSYS 模 擬軟體，以獲得最佳的分析結果。感謝口試委員程金保教授、張國維副教授 及林奎至助理教授，在口試時提供許多寶貴的建議，使我的論文能夠更加豐 富及完整。 感謝研究室博士班學長彥良及畢業學長偉傑、智馨、冠宇、禹丞、宜憲， 分享各自業界經歷及資訊，讓我對於半導體產業有進一步的認識，其中特別 感謝偉傑學長在百忙之中特地抽空從公司通電話協助我 ANSYS 軟體操作。 感謝中原大學學長森文及同學北辰，帶我進入有限元素分析領域，不厭其煩 的與我討論研究內容及給予解決問題的方法。感謝碩一學弟彥成協助處理研 究室雜務，讓我們能夠心無旁鶩的進行研究。感謝大四專題生昇楷、詩郁、 思婷，你們積極認真的學習態度讓我能夠以最有效率的方法協助你們完成專 題研究。 感謝研究室同學典勇、登元、揚群，兩年來的互相幫助及照顧，在我低 潮時給予支持及肯定，一起奮鬥、一起玩樂，使我能夠順利的完成學業及研 究。感謝我的家人能夠諒解我在研究室進行研究而晚回家，給予我很大的自 由空間，讓我能夠順利完成碩士學位。 再次感謝以上所有幫助及支持我的人，有你們的幫助，使我的碩士生涯 更加的充實。.
(3) Abstract Advanced strained engineering techniques, including embedding stressors from lattice mismatch in source and drain (S/D) regions and the contact etch stop layer (CESL), have been widely adopted in nano-scale transistors to enhance the device performances. In order to accurately estimate the stress impact from CESL, the influence of stress gradient along the film thickness direction of CESL induced from the process of film deposition needs to be taken into account. For this reason, an innovative simulation methodology for simulating the stress gradient behavior of CESL is proposed in this research. A validated vehicle of n-type MOSFET combined S/D SiC stressors with a 1.65% mole fraction of carbon and tensile CESL is used to analyze the stress contour distribution and performance of the foregoing device while the present estimated approach is performed. To create the stress gradient behavior of a CESL film in stress simulation of devices, a whole fixed CESL thickness is divided into several sub-layers and react each sub-layer from the bottom to the top step by step in the analysis. It should be noted that a tensile 1.0 GPa of CESL is utilized in the finite element analysis of stress simulation. According to the analytic results of a fixed CESL thickness divided by 1, 2, 4, 8, and 12 layers, a numerical convergence in stress magnitude of device channel is obtained. In order to observe the stress distribution of device in three-dimensional field, the research executes a parameter analysis in the channel width. The result shows that a wider channel results in a more obvious bending moment effect. It leads to an increased channel stress and hence an improved device. It is found that the channel stress would be saturated when the channel width is wider than 1µm. After extracting stress i.
(4) components of device channel, carrier mobility gain can be estimated via a first-order stress-piezoresistivity model.. Keywords: CESL, Finite element analysis, SiC S/D. ii.
(5) 中文摘要 本研究旨在分析具多重應力源結構之 N 型奈米電晶體，其元件結構尺 寸對於元件應力分佈之性能及表現。該電晶體結構之多重應力源包括：1、 晶格不匹配之源/汲極區域，以及 2、在厚度方向上具應力梯度之接觸蝕刻停 止層（CESL） 。藉由本研究所提出之創新模擬法所得之分析結果證實，由具 應力梯度之 CESL 結合矽碳源/汲極晶格不匹配引致應力源之先進應變工程 技術，能夠精準預測真實電晶體通道區域之應力與應變分佈情形。為了探討 CESL 薄膜應力梯度對本研究之影響，本研究施予 1.0 GPa 拉伸內應力，在 模擬分析時固定其厚度，並分別以多次沈積方式諸如 1、2、4、8 與 12 次， 以逐層堆疊的方式進行數值收斂性分析；結果得知沈積次數愈多者將愈接近 實際元件之應力分佈，且元件通道應力分佈將收斂於一定值。採用上述模擬 方式對具 1.0 GPa t-CESL 及源/汲極區域鑲埋 1.65 %碳莫耳分率之矽碳合金 之多重應力源結構，進行電晶體通道寬度調變模擬分析，其結果指出，多重 應力源結構改善電晶體之效能將優於單一應力源結構，而隨著通道寬度越寬， 通道應力趨於飽和，並且經由一階壓阻係數關係式，得知電晶體性能提升比 例。 此外，考慮多重應力源結構對於鍺基板電晶體的性能表現，並藉由本論 文使用之創新模擬方法，將具應力梯度之 t-CESL 結合鍺矽源/汲極晶格不匹 配引致應力之多重應力源結構進行模擬分析。結果指出，越高的矽莫耳分率 之鍺矽合金，對通道應力影響越大，並且隨著通道寬度的延伸，應力趨於飽 和，最後由一階壓阻係數關係式，獲得鍺基板電晶體性能提升比例。. 關鍵字：接觸蝕刻停止層、有限元素分析、多重應力源結構、矽碳源/汲極、 鍺矽源/汲極. iii .
(6) 目錄 第一章 緒論 ........................................................................................................ 1 1.1 前言 ........................................................................................................1 1.2 研究動機與方向 .....................................................................................1 1.3 本論文研究架構 .....................................................................................2 第二章 文獻探討 ................................................................................................ 3 2.1 金氧半場效電晶體 .................................................................................3 2.1.1 摩爾定律 ......................................................................................3 2.1.2 電晶體結構 ..................................................................................5 2.1.3 電晶體性能...................................................................................7 2.1.4 載子遷移率 ..................................................................................8 2.2 電晶體之電流-電壓特性........................................................................9 2.2.1 輸出特性 ID-VD 曲線....................................................................9 2.2.2 轉移特性 ID-VG 曲線..................................................................12 2.2.3 次臨界特性 ................................................................................15 2.3 應變工程技術.......................................................................................17 2.3.1 應變矽物理機制 ........................................................................18 2.3.2 全區域應變技術 ........................................................................21 2.3.3 局部區域應變技術 ....................................................................24 2.3.4 壓阻效應 ....................................................................................36 2.4 電晶體多層 CESL 與 SiC 源、汲極結構............................................38 2.4.1 電晶體矽碳源、汲極結構 .........................................................38 2.4.2 電晶體多層 CESL 結構 .............................................................42. iv .
(7) 第三章 實驗與研究方法 .................................................................................. 45 3.1 有限元素分析概念 ...............................................................................45 3.1.1 ANSYS 有限元素分析 ...............................................................46 3.1.2 平面應力與平面應變.................................................................48 3.2 研究分析流程.......................................................................................51 3.2.1 實驗步驟與方法 ........................................................................51 3.2.2 材料特性參數與邊界條件 .........................................................58 3.2.3 Multi layers CESL 結構之參數設定方法與驗證 .......................61 3.2.4 矽碳合金之參數設定方法與驗證 .............................................62 第四章 結果與討論 .......................................................................................... 64 4.1 具應力梯度行為 t-CESL 對 N 型奈米元件應力影響研究 .................64 4.1.1 具應力梯度行為 t-CESL 結構之薄膜沉積次數模擬研究 .......64 4.1.2 具應力梯度行為 t-CESL 結構之通道寬度調變模擬研究 .......67 4.2 具應力梯度行為 t-CESL 與矽碳合金源、汲極晶格不匹配效應對 N 型奈米元件之交互影響研究 ..............................................................69 4.2.1 具應力梯度 t-CESL 結合碳合金源、汲極之通道寬度調變應 力模擬 ........................................................................................69 4.2.2 具應力梯度 t-CESL 結合矽碳合金源、汲極對載子遷移率之 改善 ............................................................................................71 4.3 具應力梯度行為 t-CESL 與鍺矽合金源、汲極晶格不匹配效應對 N 型奈米元件之交互影響研究 ..............................................................72 4.3.1 具應力梯度 t-CESL 與不同矽莫耳分率之鍺矽合金應力模擬 結果 ............................................................................................72 4.3.2 具應力梯度 t-CESL 結合鍺矽合金源、汲極之通道寬度調變 應力模擬 ....................................................................................75 v .
(8) 4.3.3 具應力梯度 t-CESL 結合鍺矽合金源、汲極對載子遷移率之 改善 ............................................................................................78 第五章 結論與未來展望 .................................................................................. 80 5.1 矽基板電晶體使用應變工程技術之結果 ...........................................80 5.2 鍺基板電晶體使用應變工程技術之結果 ...........................................82 5.3 未來展望 ..............................................................................................83 參考文獻 .............................................................................................................. 84 . vi .
(9) 表目錄 表 2-1 n-MOSFET 與 p-MOSFET 結構比較表 ................................................... 5 表 2-2 雙軸與單軸應變機制對於電晶體驅動電流的影響 .............................. 19 表 2-3 電晶體矽/鍺基板材料壓阻係數 ............................................................. 37 表 3-1 模擬分析之材料參數列表 ....................................................................... 53 表 4-1 不同 CESL 沉積次數下 X 方向應力分佈 .............................................. 66 表 4-2 22nm 電晶體結構寬度調變對通道 X 方向應力分佈情形 .................... 68 表 4-3 t-CESL 結合 SiC S/D 電晶體結構寬度調變對通道 X 方向應力分佈情形 .................................................................................................................... 71 表 4-4 不同矽莫耳分率之鍺矽合金與 t-CESL 沉積次數對通道應力之分佈 74. vii.
(10) 圖目錄 圖 2-1 摩爾定律預估電晶體尺寸微縮與單位面積之電晶體數量成長趨勢..... 4 圖 2-2 晶片整合範疇 ............................................................................................. 4 圖 2-3 N 型金氧半場效電晶體（n-MOSFET）結構示意圖.............................. 6 圖 2-4 電子漂移路徑：（a）無外加電場；（b）有外加電場........................ 9 圖 2-5 理想 N 型 MOSFET 輸出特性曲線 ........................................................ 11 圖 2-6 實際 N 型 MOSFET 輸出特性曲線圖 .................................................... 11 圖 2-7 線性區之轉移特性曲線：（a）ID – VG 圖；（b）轉移電導圖 .......... 14 圖 2-8 飽和區之轉移特性曲線 I. – VG 圖 .................................................. 14 . 圖 2-9 MOSFET 次臨界特性曲線 ...................................................................... 16 圖 2-10 應變工程技術分類示意圖 ..................................................................... 18 圖 2-11 電子導電帶能谷示意圖：（a）無應變（Unstrained）狀態；（b）受 雙軸拉伸應變（Biaxial tensile strained）狀態；（c）受應變之能帶分 裂圖 ......................................................................................................... 20 圖 2-12 及電洞價電帶能帶示意圖：（a）無應變狀態；（b）受雙軸拉應變 ................................................................................................................. 21 圖 2-13 全區域應變：（a）電晶體結構 TEM 圖（b）應變機制示意圖 ...... 22 圖 2-14 SGOI 電晶體結構示意圖 ...................................................................... 23 圖 2-15（a）Strained-SOI 結構示意圖（b）Strained-SOI 結構 TEM 圖 ....... 23 圖 2-16 電晶體受一拉伸應變其三維方向性能表現 ......................................... 24 圖 2-17 SOI nMOSFETs 結構：（a）高張應力 CESL 施予元件拉伸應力及 STI 施予元件壓縮應力示意圖（b）STI 施予元件壓縮應力俯視圖 ........ 27 圖 2-18 比較不同通道長度下 c-CESL 對 N 型電晶體的性能影響 ................. 27 圖 2-19 頂部 CESL 附蓋電晶體示意圖 ............................................................. 28 viii.
(11) 圖 2-20 側向 CESL 附蓋電晶體示意圖 ............................................................. 28 圖 2-21 底部 CESL 附蓋電晶體示意圖 ............................................................. 28 圖 2-22 通道 X 方向應力模擬圖 ........................................................................ 29 圖 2-23 通道 Y 方向應力模擬圖 ........................................................................ 29 圖 2-24 通道 Z 方向應力模擬圖 ........................................................................ 30 圖 2-25 頂部 CESL、側向 CESL 與底部 CESL 之間接影響示意圖 .............. 30 圖 2-26 CESL 之厚度及張應力大小對通道應力影響示意圖 .......................... 31 圖 2-27 電晶體源、汲極崁入（a）矽碳合金與（b）矽鍺合金之結構 ......... 32 圖 2-28 S/D 崁入 Si0.987C0.013 合金之電晶體輸出特性曲線 .............................. 32 圖 2-29 碳置換效率與碳濃度之關係曲線 ......................................................... 33 圖 2-30 源、汲極崁入 Si0.83Ge0.17 合金之電子遷移率比較 .............................. 33 圖 2-31 電晶體模型俯視圖 ................................................................................. 34 圖 2-32 於 N 型電晶體平行通道方向，載子遷移率與 STI 寬度及 LOD 長度的 趨勢 ......................................................................................................... 35 圖 2-33 於 P 型電晶體平行通道方向，載子遷移率與 STI 寬度及 LOD 長度的 趨勢 ......................................................................................................... 35 圖 2-34 電晶體使用矽金屬化合物結構示意圖 ................................................. 36 圖 2-35 傳統電晶體製成與 PAI+SPE 之先進製程流程示意圖 ....................... 39 圖 2-36 矽碳合金之高解析度 X 光繞射圖 ........................................................ 40 圖 2-37 一 65 nm 節點之（a）電晶體橫截面 STEM 圖及（b）以 CBED 量測 出通道中心各深度之應力 ..................................................................... 40 圖 2-38 Lgate-Ron 曲線圖，比較對照組與實驗組之間差異............................... 41 圖 2-39 Ion-Ioff 曲線圖，比較不同應力源之電流特性差異 .............................. 41 圖 2-40 電晶體於不同閘極間距之 TEM 圖（a）0.26 μm（b）0.38 μm（c）0.63 μm （d）1.04 μm .......................................................................................... 43 ix.
(12) 圖 2-41 單一層 ESL 與 20 層 ESL 結構模擬之側向應力分佈圖 .................... 43 圖 2-42 於不同 ESL 層數之結構，模擬通道表面向下 1.5 nm 處之側向及垂直 方向應力平均值曲線 ............................................................................. 44 圖 2-43 ESL 應力大小-電晶體驅動電流曲線圖，比較模擬數據（實線）與實 驗量測（符號）匹配結果 ..................................................................... 44 圖 3-1 ANSYS 有限元素類型示意圖................................................................ 47 圖 3-2 平面應力狀態：（a）三維平面應力（b）二維平面應力 ................... 50 圖 3-3 平面應變狀態：（a）三維平面應力（b）二維平面應力 ................... 50 圖 3-4 有限元素模擬分析流程圖 ....................................................................... 52 圖 3-5 2D 電晶體模擬結構（CESL = 1 layer） ................................................ 55 圖 3-6 2D 電晶體模擬結構（CESL = 2 layers） .............................................. 55 圖 3-7 2D 電晶體模擬結構（CESL = 4 layers） .............................................. 56 圖 3-8 2D 電晶體模擬結構（CESL = 8 layers） .............................................. 56 圖 3-9 2D 電晶體模擬結構（CESL = 12 layers） ............................................ 57 圖 3-10 三維 N 型電晶體結構佈局圖 ................................................................ 57 圖 3-11 四分之一結構對稱之 CESL 結合矽碳源、汲極之電晶體模型 ......... 58 圖 3-12 邊界條件施加於模型之節點上 ............................................................. 60 圖 3-13 邊界條件施加於模型之線上 ................................................................. 60 圖 3-14 邊界條件施加於模型之面上 ................................................................. 60 圖 3-15（a）論文模擬數據結果；（b）本次驗證模擬數據結果 .................. 62 圖 3-16 電晶體鑲埋矽碳合金於源、汲極結構，應力模擬驗證方法............. 63 圖 3-17 電晶體鑲埋矽碳合金於源、汲極之應力模擬驗證結果..................... 63 圖 4-1 二維結構之 CESL 應力梯度收斂性模擬結果 ....................................... 67 圖 4-2 三維結構之 CESL 應力梯度模擬結果 ................................................... 68 圖 4-3 t-CESL 結合 SiC S/D 結構之應力交互作用模擬結果 .......................... 70 x.
(13) 圖 4-4 各應力源結構之載子遷移率改善比例 ................................................... 71 圖 4-5 不同 t-CESL 沉積次數與矽碳合金之矽莫耳分率模擬結果 ................ 75 圖 4-6 具應力梯度 t-CESL 結合源、汲極鑲埋不同矽莫耳分率之鍺矽合金應 力模擬結果 ............................................................................................. 78 圖 4-7 具應力梯度 t-CESL 結合不同矽莫耳分率之鍺矽合金鑲埋於電晶體源、 汲極結構之載子遷移率改善比例 ......................................................... 79 . xi.
(14) 第一章 緒論 1.1 前言 普及化之電子產品諸如：個人電腦、手機、電子錶、電視機等等所謂之 3C 產品於我們日常生活中扮演著舉足輕重的角色，而這些高科技產品皆因 積體電路的發展而存在，隨著世代的更替，科技快速的發展，加上半導體技 術的迅速成長與突破，使奈米尺度之電晶體已成為元件發展重心，並擁有穩 定的良率，因此對於電晶體結構的改善、性能的提升、通道應力變化行為、 電性的預估等等為目前主要研究趨勢。. 1.2 研究動機與方向 由史以來，半導體元件尺寸一直遵循著摩爾定律（Moore’s Law）發展， 每 18 至 24 個月，元件臨界尺寸會縮減為原先的 0.7 倍，而尺寸的微縮，不 僅能提升電晶體性能，同時也增加在積體電路上的電晶體密度，提高其生產 率。然而近年來，元件尺寸的微縮不僅造成製程上的困難，電晶體也出現短 通道效應等負面問題，導致摩爾定律之發展趨勢逐年趨緩，因此，為能在元 件尺寸不變的情況下提升電晶體性能以維持摩爾定律的發展趨勢，常用的解 決方法為使用應變工程技術，即利用製程方式施予通道應力，藉由控制通道 應變來增強其載子遷移率（Mobility） ，而使用應變工程技術的電晶體結構， 常見的應力源有接觸蝕刻停止層（Contact Etch Stop Layer, CESL）、源/汲極 區域鑲埋合金產生晶格不匹配效應以及淺溝槽隔離技術（Shallow Trench Isolation, STI）等等。在傳統電晶體模擬方式中，使用應力源為 CESL 薄膜 做應力模擬的模型，皆是以一次性薄膜沉積（即 CESL 為單一層結構）的假 設下對電晶體通道進行應力分析，而為能達到更準確的預估通道內應力變化 行為，CESL 薄膜在沉積過程中產生的應力行為必須考慮於模擬結構當中， 1 .
(15) 因此本研究提出一創新模擬方法，將 CESL 結構分為數次沉積（即 CESL 為 數層結構）以模擬 CESL 薄膜於沉積過程造成之應力梯度行為對 N 型電晶體 通道應力的影響，並結合電晶體鑲埋矽碳合金於源/汲極區域形成之矽基板 多重應力源結構，以及結合電晶體鑲埋鍺矽合金於源/汲極區域形成之鍺基 板多重應力源結構，探討多重應力源結構之電晶體通道應力交互作用及寬度 調變對應力的變化行為，以獲得改善 N 型電晶體性能，最後藉由一階壓阻 係數關係式將模擬所獲得的應力結果轉換為電晶體通道載子遷移率的提升 比例，以了解本研究所使用之方法對電晶體性能改善與否。. 1.3 本論文研究架構 本論文依內容的安排上，可分為五個章節： 1. 第一章－緒論，首先由電晶體發展趨勢帶入本論文之研究動機與方向。 2. 第二章－文獻回顧，介紹本研究所使用之應變工程技術，以及其應變機制， 接著介紹本研究所使用應力源之應用方法，並且探討相關研究。 3. 第三章－實驗方法，介紹有限元素分析概念，指出本論文研究之重點方向， 並介紹研究所使用的模擬結構、模擬流程及其材料特性參數，同時對本研 究所使用之電晶體結構進行模擬方法、材料特性參數、邊界條件設定等驗 證，以確保採用正確且合適的方法進行論文研究。 4. 第四章－結果與討論，探討四種模型結構模擬結果，以應力分佈圖及應力 結果曲線呈現，並解釋其通道應力變化之物理意義。 5. 第五章－結論與未來展望，統整本研究結果，並歸納出本研究做出之貢獻， 以及未來可改進或可延伸的方向。. 2 .
(16) 第二章. 文獻探討. 2.1 金氧半場效電晶體 金氧半場效電晶體為目前積體電路中最重要與應用最廣泛的元件，具低 消耗功率、小面積與高製造良率等優點，在先進時代的今天，3C 產品於我 們日常生活中扮演著舉足輕重的角色，這些功能多元的 3C 產品大多由積體 電路所構成。隨著科技的進步，元件尺寸不斷的微縮以提高元件積集度和增 進其性能，如今奈米尺度已成為元件發展重心，效能也較前一世代更加優越， 相對的精密度、良率也更加講究。以當今的製造技術，電晶體可經由工廠自 動化作大量的生產，達到極低的製造成本及穩定的良率，因此對於電晶體性 能的提升、結構的改善、電性的預估等等為目前主要研究及探討的方向。. 2.1.1 摩爾定律 積體電路（Integrated Circuit, IC）的發明促使電子產業迅速的發展。1965 年英特爾（Intel）公司的創辦人摩爾（Gordon Moore）提出了一個經驗法則， 我們稱此為-摩爾定律（Moore’s law） 。摩爾預言：約 18 至 24 個月，電晶體 效能將進行世代更換，其臨界尺寸縮小為原先之 0.7 倍，積體電路晶片上的 電晶體密度則會以 2 倍速率成長，如圖 2-1 所示[1]，而因載子因電晶體臨界 尺寸的微縮，在電晶體中運行的距離變小了，所以訊號傳輸的速度也大幅提 升，他預測電晶體微縮等這樣的趨勢將會持續一段時間，這就是所謂的摩爾 定律。 將近半世紀以來，摩爾定律推動了產能的提升，使電晶體製造成本下降， 也帶動了半導體產業蓬勃的發展，發展至今，現在一塊積體電路內含上億顆 電晶體是很稀鬆平常的事情。. 3.
(17) 目前半導體技術發展大致分為兩個方向：一為遵循摩爾定律（Moore’s Law）繼續不斷的微縮（More Moore） ，在矽晶片上容納更多的電晶體數目來 降低電晶體製造成本及提升性能，讓元件製造技術步入下一個世代，並且開 發新材料包括高介電系數介電層（High-k dielectric） 、應變矽（Strained silicon） 及 SOI（Silicon On Insulator）工程等；二為新摩爾定律（More than Moore） ， 透過各種元件製程之相容性，高度整合數位與非數位之晶片應用（例如： Logic、Analog、Sensors、HV power 等）以提高其附加價值，如圖 2-2 [2]。. 圖 2-1 摩爾定律預估電晶體尺寸微縮與單位面積之電晶體數量成長趨勢[1]. 圖 2-2 晶片整合範疇[2] 4.
(18) 2.1.2 電晶體結構 金屬氧化物半導體場效電晶體，簡稱為金氧半場效電晶體（Metal-OxideSemiconductor Field Effect Transistor, MOSFET） ，一般分為 N 型金氧半場效 電晶體（n-type Metal-Oxide-Semiconductor Field Effect Transistor, n-MOSFET） 與 P 型金氧半場效電晶體（p-type Metal-Oxide-Semiconductor Field Effect Transistor, p-MOSFET）兩大類，如表 2-1，其基板（Substrate）材料分別為 P 型矽基板與 N 型矽基板，而基板上方元件源極（Source）及汲極（Drain） 區域則採用重摻雜之 N 型矽（以 n+表示，使用於 n-MOSFET）或 P 型矽（以 p+表示，使用於 p-MOSFET）來提高其導電度。閘極部分多屬於金屬材料 （Metal）或多晶矽材料（Polycrystalline silicon, Poly-Si） ，其下方與基板接面 處以熱氧化方式成長一層薄的二氧化矽（SiO2）作為閘極氧化層（Gate oxide） 或稱閘極絕緣層（Gate insulation layer）。. 表 2-1 n-MOSFET 與 p-MOSFET 結構比較表 n-MOSFET. p-MOSFET. 閘極（Gate）. n+ Poly-Si. p+ Poly-Si. 源極/汲極（S/D）. n+. p+. 基板（Substrate）. p-type silicon substrate. n-type silicon substrate. 圖 2-3 為一 N 型金氧半場效電晶體（n-MOSFET）結構示意圖，使用 p 型矽基板，並於基板上方源極（Source）及汲極（Drain）區域以離子佈植方 式植入五價原子。以金屬（Metal）或高濃度 n 型多晶矽（n+ Poly-Si）作為 閘極，並於閘極下方成長一層二氧化矽（SiO2）作為閘極氧化層（Gate oxide） 。. 5.
(19) ＋ VG － VS. 閘極 （Gate）. n+ 源極 （Source）. ＋ VD （ID）. n+ 閘極氧化層 （Gate oxide）. 汲極 （Drain）. 反轉層（通道）形成區域 （Channel） P 型矽基板 （P-type substrate） 圖 2-2 N 型電晶體結構示意圖. 基體（Bulk）. VB 圖 2-3. N 型金氧半場效電晶體（n-MOSFET）結構示意圖. 當於閘極施以一大於臨界電壓（Threshold voltage, Vt）之閘極電壓（Gate voltage, VG）時，p 型矽基板表面將會產生反轉現象（Inversion），於源極 （Source）與汲極（Drain）之間形成允許多數載子（即電子）流動的表面反 轉層，此反轉層即為金氧半場效電晶體中的通道（Channel） 。同理，當閘極 無外加偏壓或是外加之閘極偏壓小於臨界電壓時，p 型矽基板表面則不會有 反轉現象的產生，也就是金氧半場效電晶體中不會有通道形成，由此可知， 源極和汲極在電性上是分離的，其不會有電流通過亦或僅流過非常小量的漏 電流（Leakage current, Ioff)。因此，我們可以藉由控制通道的形成與否進而控 制元件之開關特性。. 6.
(20) 2.1.3 電晶體性能 欲 提 升 一 電 晶 體 之 性 能 表 現 ， 一 般 而 言 ， 以 提 高 其 汲 極 飽 和 電流 （Saturation Drain Current, IDsat）作為依據，IDsat 公式如（2.1）式[3]： IDsat = Cox =. 1 2. μn Cox. W L. (VG − VT )2. （2.1）. εox. （2.2）. tox. 式中，IDsat 為汲極飽和電流，n 為電子遷移率，Cox 為氧化層電容值，W 為 電晶體通道寬度，L 為電晶體通道長度，VG 為外加之電晶體閘極電壓，VT 為電晶體臨界電壓，ox 為閘極氧化層介電係數，tox 為閘極氧化層厚度。 為了有更好的電晶體性能，我們希望藉由提高 IDsat 來提升元件驅動特性， 因此由（2.1）式與（2.2）式可得知有以下幾種方法： （1）增加通道寬度 W；此為一種很直觀的方法，但違反摩爾定律的提高元件積集度原則。 （2） 縮短通道長度 L；此為能同時提升元件性能及元件積集度兩全其美的方法， 理論上是可以一直經由元件尺寸微縮來提升 IDsat，但隨著世代的改變，元件 尺度越做越小，當製程技術演進到電晶體通道長度小於約 1 nm 時，會出現 許多在長通道元件無法預測的現象，這些現象我們稱為短通道效應（ShortChannel Effect），像是臨界電壓下滑（Threshold Voltage Roll-off） 、汲極引起 的能障下降（Drain-Induced Barrier Lowering, DIBL） 、貫穿（Punch-Through） 等等，此外，在通道長度小於 0.35 um 後，短通道效應益加明顯，此時 IDsat 不再隨著通道長度的縮減而呈反比增加。（3）提高閘極氧化層介電係數εox； 使用高介電係數介電層（High-k Dielectrics） ，即使用 High-k 材料取代傳統的 二氧化矽材料[4]。 （4）減少閘極氧化層厚度 tox；成長較薄的氧化層厚度可 得較高氧化層電容值，進而提升 IDsat，然而一些物理極限卻提高了製程的難 度，在 90 奈米以下，tox 將小於 16 Å，過薄的 tox 將使得電子直接穿遂（Direct Tunneling）導致閘極漏電流情形嚴重，降低電晶體效能。. 7. （5）提升載子.
(21) 遷移率μn ；此方法為透過應變工程（Strain Engineering）技術來控制μn 以提 升 IDsat，進而改善電晶體效能，而本研究即著重於此作為探討重點[3][5]。. 2.1.4 載子遷移率 在一熱平衡狀態下，電晶體之載子動能可表示為： 1 2. 3. mv 2 = kT. （2.3）. 2. 式中，m 為載子有效質量（Effective Mass） ，v 為載子平均受熱擾動之速度， k 為波茲曼常數（Boltzmann Constant），T 為絕對溫度。 當一電場施加於含有自由電子的半導體材料上時，載子會受到電場作用 而被加速，此速度稱為漂移速度（Drift Velocity, vn/p），其速度會加到載子隨 機熱運動上（Random Thermal Motion） 。電洞漂移速度與施加之電場方向相 同，而電子因帶負電的緣故，漂移速度與施加之電場方向相反，如圖 2-4 所 示。而我們知道在載子碰撞期間，電場施予的動量等同於載子增加的動量， 因此我們得到（2.4）式[3]： −qEτc = m∗ vn/p. （2.4）. vn/p = −(qτc ⁄m∗ )E = μn/p E. （2.5）. 式中，q 為電子電荷，τc 為載子散射碰撞間隔時間。 （2.5）式為利用（2.4）式推導而出，由其可知，載子有效質量與載子散射碰 撞間隔時間為影響載子遷移率之主要因素，而在應變工程技術中，材料受到 應變而導致能谷能帶分離，使得散射率及有效質量降低以提升載子遷移率， 達到改善汲極飽和電流目的，此為一不需微縮電晶體尺寸即可提升其性能的 方法，因此避免了因尺寸微縮而產生的短通道效應等問題。. 8.
(22) （a）. （b）. 圖 2-4 電子漂移路徑： （a）無外加電場；（b）有外加電場[3]. 2.2 電晶體之電流-電壓特性 如 2.1.2 小節圖 2-3 所示，考慮一個增強型之 N 型 MOSFET，若將其源 極端與基底端接地時（VS =VB = 0） ，則汲極端電流（ID）與汲極端電壓（VD） 將構成輸出特性（Output Characteristics）曲線。而如果把 VD 固定在某個電 壓值時，輸出端電流（ID）與閘極端偏壓（VG）則可構成轉移特性（Transfer Characteristics）曲線[3]。. 2.2.1 輸出特性 ID - VD 曲線 輸出特性曲線基本上可分為截止區（Cutoff Region）、線性區（Linear Region）、飽和區（Saturation Region）三個區域，如圖 2-5 所示。在閘極電 壓小於臨界電壓時（VG < VT） ，MOSFET 操作在截止區，如 2.1.1 小節所述， 此時之閘極電壓不足以使閘極下方形成反轉層，因此電晶體源極和汲極之間 並未有允許電流流過的通道（Channel），故源極與汲極在電性上是獨立的， 在不考慮漏電流的情況下，不論外加多大的汲極電壓，輸出電流 ID 皆為零， 由此可知在截止區之輸出特性曲線將與 X 軸（VD 軸）重疊。. 9.
(23) 而當閘極電壓大於臨界電壓時（VG > VT） ，MOSFET 操作在線性區，此 時之閘極電壓足以讓閘極下方形成反轉層，即所謂通道區域，接著外加一個 小的汲極正電壓，電子將由源極經過反轉層流向汲極並形成汲極電流 ID，如 公式（2.6）所示[3]： ID = μn Cox. W L. [(VG − VT )VD −. VD 2 2. （2.6）. ]. 由公式（2.6）可知，在線性區之理想 n-MOSFET 輸出特性曲線呈現拋物線 形式。而汲極電壓持續增加，反轉層近汲極端的電壓降及電荷密度也隨之減 少，使近汲極端之通道變狹窄，造成導電率變差進而增加通道電阻值，以至 於輸出特性曲線斜率逐漸變小。此時持續外加汲極電壓使其達到汲極飽和電 壓值（VDsat） ，也就是達到閘極電壓與臨界電壓之差值（VG-VT）時，靠近汲 極端之反轉層厚度將減至零，此處稱為夾止點（Pinch-off Point） ，使汲極端 的反轉層電荷降至零，亦使輸出特性曲線斜率減小為零。 倘若繼續增加汲極電壓使其大於汲極飽和電壓（VD > VDsat）時，此時 MOSFET 進入飽和區，夾止點將朝源極端移動，通道長度縮短，因夾止點電 壓維持在汲極飽和電壓值（VDsat） ，使其汲極電流保持不變，因此定義此時之 汲極電流為汲極飽和電流（IDsat），針對上述情形，將 MOSFET 操作於飽和 區之條件 VD = VDsat =（VG - VT）帶入公式（2.6）式，即可得公式（2.1）式 之汲極飽和電流（IDsat）公式，而在理想輸出特性曲線之飽和區，將得到一 平穩的汲極電流值。 然而，實際之輸出特性曲線會有類似雙載子接面電晶體（Bipolar Junction Transistor, BJT）裡的爾利效應（Early Effect），使汲極電流在飽和區中會有 持續上升之趨勢而並非持平為一定值，若把汲極電流向左做延伸將會相交於 VD 軸，此趨勢稱為通道長度調變（Channel Length Modulation） ，如圖 2-6 所 示[3][6]。. 10.
(24) 圖 2-5 理想 N 型 MOSFET 輸出特性曲線. 線性. 飽和. 截止 區 圖 2-6 實際 N 型 MOSFET 輸出特性曲線圖[6]. 11.
(25) 2.2.2 轉移特性 ID - VG 曲線 轉移特性（Transfer Characteristics）是在固定汲極偏壓下，汲極電流（ID） 對閘極偏壓（VG）的作圖，可分為線性區及飽和區兩種。在線性區汲極電壓 固定於極小值時（通常固定在 0.05 V 或 0.1 V），汲極電流公式（2.6）式可 化簡為（2.7）式： ID = μn Cox. W L. [(VG − VT )VD ]. （2.7）. 由化簡之（2.7）式可看出為一類似 y = m (x ∓ b) 之直線方程式，因此預測 轉移特性曲線應為一直線，如圖 2-7（a）中之虛線。然而實際上，太小及太 大的閘極電壓皆會使實際汲極電流值偏離預測之虛線，如圖 2-7（a）中之實 線。在小的閘極電壓時，主要是受到次臨界電流（Subthreshold Current）的 影響使實際汲極電流較預測值大；而在大的閘極電壓時，則是因為散射 （Scattering）效應影響，使通道中電子容易與 Si-sub/SiO2 介面產生碰撞導致 載子遷移率變差，故實際汲極電流值會偏離預測之虛線。 此外，由公式（2.7）式亦可推得線性區的汲極電導（Drain Conductance） gD 亦稱通道電導（Channel Conductance）及轉移電導（Transconductance）gm： ｇ ≡ D. ｇ ≡ m. ∂ID ∂VD ∂ID ∂VG. = μn Cox = μn Cox. W L W L. (VG − VT ). （2.8）. VD. （2.9）. 其中（2.9）轉移電導（gm）公式即為線性區轉移特性曲線之斜率，由此可知， 載子遷移率也可從曲線之斜率中獲得（Slop = ｇ = m. μn Cox WVD L. ） ，且ｇm 亦常. 被當作電晶體增益（Transistor Gain）之參考，而臨界電壓可在令汲極電流（ID） 為零時於汲極電流公式中取得，為了與飽和區臨界電壓作區分，我們將線性 區之臨界電壓設為 VT,lin。圖 2-7（b）顯示，在 VG < VT 時，反轉層尚未形成， 沒有電為流產生，因此 gm 值為零；在 VG > VT 時，隨著 VG 的增加，gm 也跟 著上升並到達最大值 gm, max，此時 VG 如持續增大，則會因為通道電子散射 12.
(26) 效應的影響導致電子遷移率下降，使 gm 值不增反減。 由（2.9）轉移電導（gm）公式裡可看出，愈大的 gm 值擁有越高的載子 遷移率，代表電晶體有越優異的開關特性，並且電晶體尺寸也影響著 gm 值 的大小，故在設計電晶體時，gm 值將扮演著極其重要的角色。 當 MOSFET 操作在飽和區時，其汲極飽和電流公式如（2.1）式，式中 可看出汲極飽和電流 IDsat 與閘極電壓 VG 呈現二次方關係，因此我們對其取 平方根得公式（2.10）式： 1. √IDsat = √2 μn Cox. W L. (VG − VT ). （2.10）. 同樣的，√IDsat 與 VG 作圖可得 MOSFET 在飽和區之轉移特性曲線，如圖 28 所示，而將√IDsat 令為零即可得在飽和區下之臨界電壓值 VT,sat，值得注意 的是，在長通道下線性區及飽和區之臨界電壓值是非常相近的，但在短通道 時會因為短通道效應裡的汲極引起位能下降（Drain-Induced Barrier Lowering, DIBL）效應造成飽和區之臨界電壓值 VT,sat 小於線性區之臨界電壓值 VT,lin。 此外，飽和區之汲極電導 gD 及轉移電導 gm 公式如（2.11） 、 （2.12）式： ｇ ≡ D. ｇ ≡ m. ∂ID ∂VD ∂ID ∂VG. （2.11）. =0 = μn Cox. W L. (VG − VT ). （2.12）. 其中汲極電導值為零乃因汲極端呈現夾止狀態，通道區域在汲極端沒有反轉 層形成，使其通道電阻無窮大。. 13.
(27) 圖 2-7 線性區之轉移特性曲線：（a）ID – VG 圖；（b）轉移電導圖[3]. 圖 2-8 飽和區之轉移特性曲線√IDsat – VG 圖[3]. 14.
(28) 2.2.3 次臨界特性 MOSFET 操作於截止區時，在理想狀況下，不論外加多少汲極電壓，汲 極電流皆等於零，然而實際上，仍會有微量的汲極電流存在著，如圖 2-7（a） 及圖 2-8 所示，這都是因為次臨界特性（Subthreshold Characteristics）所造成 的次臨界電流（Subthreshold Current） 。次臨界特性會在 VG ≤ VT 的時候， 使得電晶體基板表面呈現弱反轉（Weak Inversion）狀態而產生弱反轉通道， 進而產生次臨界導通。 由於次臨界導通尚未有真正通道形成，因此此刻之汲極電流並非由飄移 所主導而是擴散，如公式（2.13） ID =. qΨB − kT. qADn ni e L. qVD. (1 − e− kT ) e. q(VG −VT) kT. （2.13）. 其中 A 為電流流經之截面積，Dn 為電子擴散係數（Diffusion Coefficient） ，ni 為本質載子濃度，qΨ𝐵 為費米能階EF 與本質費米能階Ei 的能量差，L 為通道 長度。由公式（2.13）可知，當汲極電壓 VD 大於幾個. kT q. 的正電壓時，−. qVD kT. 項可省略，因此可知次臨界電流與汲極電壓無關，而當 VG 小於 VT 時，次臨 qVG. 界電流呈指數衰減，如公式中之 ID ∝ e kT 。 若將次臨界電流畫在半對數圖（Semilog Plot）上，即為次臨界特性（IDVG）曲線，如圖 2-9 所示[7]，圖中之次臨界斜率 71 mV/dec. 表示當 VG 改變 71 mV 時，將使次臨界電流改變一個數量級。 次臨界特性主要用來描述開關（Switch）的開啟（ON）和關閉（OFF） 特性，因此當 MOSFET 用來當作邏輯開關或低功率元件時，次臨界特性格 外顯得重要。 另外定義一個重要參數為次臨界斜率（Subthreshold Slope）或次臨界擺 幅（Subthreshold Swing），其簡寫符號為 S 或 S.S.，如公式（2.14）式 S. S. ≡. ∂VG. （2.14）. ∂(logID ). 15.
(29) 由公式（2.14）中可看出，次臨界斜率 S.S.即為次臨界特性曲線中直線斜率 之倒數值，因此得到以下兩個重點： （1）越小的 S.S.有越好的電晶體開關 特性。 （2）從次臨界特性可觀察出，當電晶體臨界電壓 VT 太小，則元件 在關閉狀態（OFF）時，仍會有次臨界電流存在，此時又稱為關狀態電流（OffState Current）；而當電晶體臨界電壓 VT 太大時，元件會有較小的次臨界電 流，但同時將犧牲開狀態電流（On-State Current），也就是所謂的驅動電流 （Drive Current） 。因此為了有良好的電晶體特性，我們常將電晶體之臨界電 壓 VT 設為 0.7 V 左右。. 圖 2-9 MOSFET 次臨界特性曲線[7]. 16.
(30) 2.3 應變工程技術 互補式金氧半導體（CMOS，Complementary Metal-Oxide-Semiconductor） 結構因製程方面相對的簡易與其低耗電特性，向來是 整個積體電路 （Integrated Circuit）市場的主流，而半導體產業於每個世代的製程技術，皆 依照摩爾定律（Moore’s Law）進行元件尺寸的微縮以降低其成本、提高電晶 體密度、推動產能的提升，然而近年來，隨著半導體產業逐步往奈米世代前 進，一些材料的物理極限，造成製程上的困難。以閘極氧化層為例：隨著尺 寸微縮，氧化層厚度須隨之減少，造成載子直接穿隧（Direct Tunneling）現 象，使閘極漏電流情形更加嚴重。由此可知，過去摩爾定律已不敷使用，現 在的摩爾定律應取決於產業所能開發出新材料的能力，包括高介電係數介電 層（High-k dielectric） 、應變矽（Strained Silicon）及 SOI（Silicon-on-Insulator） 等，應變工程技術就此因應而生，而 Intel 的 90nm 技術節點至 32nm 技術節 點即採用應變工程技術來提升元件性能[8]。 應變工程技術最早由史丹佛大學與麻省理工的研究團隊所提出，藉此施 予通道適當的應力來提升元件性能，其作法為將矽成長於矽鍺虛擬基板 （ Silicon-Germanium Virtual Substrate ） 上 ， 鍺 原 子 的 晶 格 常 數 （ Lattice Constant）較矽原子大，兩者因為晶格不匹配而形成應變矽，相較於未使用 應變矽技術的電晶體，使用應變矽技術之電晶體有較好的性能表現[9]。 應變工程技術發展至今可分為全區域應變（Global Strain）及局部區域應 變（Local Strain）兩種，而其應變機制又可分為雙軸應變（Biaxial Strain）與 單軸應變（Uniaxial Strain） ，如圖 2-10 所示[10]，在元件製造過程當中，對 電晶體元件產生應力的方式有：將矽成長於虛擬矽鍺基板上[11]、覆蓋氮化 矽接觸蝕刻停止層（Contact Etch Stop Layer, CESL）[12]、應力記憶技術（Stress Memorization Technique, SMT ） [13] 、 源 極 與 汲 極 鑲 埋 矽 鍺 或 矽 碳 合 金 （Embedded SiGe/SiC Alloy）[14]、淺溝槽隔離技術（Shallow Trench Isolation, 17.
(31) STI）[15]等等，然而，因應元件尺寸微縮的趨勢，新的電晶體結構由柏克萊 大學胡正明教授團隊提出，其稱為鳍式電晶體（FinFET）[16]，近年來應變 工程技術之研究也廣泛的運用於此結構[17]。. 圖 2-10 應變工程技術分類示意圖[10]. 2.3.1 應變矽物理機制 應變工程技術主要是藉由施予電晶體通道應力以提升電晶體汲極飽和 電流（IDsat）公式裡的載子遷移率（n）進而提高元件的性能表現。由表 2-2 可知[18]，當應變機制為雙軸拉伸應變時，可同時改善 N 型與 P 型電晶體之 驅動電流；當應變機制為雙軸壓縮應變時，僅能改善 P 型電晶體之驅動電流； 當應變機制為單軸拉伸應變時，僅能改善 N 型電晶體之驅動電流；當應變機 制為單軸壓縮應變時，僅能改善 P 型電晶體之驅動電流。. 18.
(32) 表 2-2 雙軸與單軸應變機制對於電晶體驅動電流的影響[18] Compare with ctrl. NMOS Id（sat）. PMOS Id（sat）. Stressor. Biaxial Strain （Tensile）. Increase↑. Increase↑. Strained Si/ Relaxed SiGe. Biaxial Strain （Compressive）. Decrease↓. Increase↑. Strained SiGe on insulator. Uniaxial Strain （Tensile）. Increase↑. Decrease↓. CESL. Uniaxial Strain （Compressive）. Decrease↓. Increase↑. SiGe S/D. 載子遷移率受到機械應變作用所產生之物理機制與載子位於導電帶能 谷（Conduction Band Valley）或價電帶（Valence Band）能帶的分佈比例、散 射率、有效質量等等三個參數有關。圖 2-11 為矽材料未受應變（Unstrained） 前與受到雙軸拉伸應力（Biaxial Tensile Strained）後之電子導電帶及價電帶 能帶變化示意圖[5]。在矽材料未受應變作用亦即無應變狀態時，其導電帶上 之 6 個能谷呈現能量簡併（Energy Degenerated）；當施加雙軸拉伸應力於矽 材料時，水平方向也就是平面（In-of-Plane）的晶格受到橫向拉扯，垂直方 向（Out-of-Plane）的晶格則受到縱向擠壓，其導致相對應之 kx、ky 方向能谷 （Four-Fold Degenerate, ∆4）能帶上升，kz 方向能谷（Two-Fold Degenerate, ∆2） 能帶下降，故致使能帶由原先的 ∆6 分離（Band Splitting）為 ∆4 及 ∆2 ， 不僅能降低能谷間的散射率（Intervalley Scattering rate） ，也降低了導電帶的 有效態位密度，進而減少能谷內之散射率（Intravalley Scattering Rate） ，而電 子大多分佈於能量較低的 ∆2 能谷，故具有較小之有效值量（Effective Mass） ， 因此能谷散射率的降低及較小之電子有效質量促使了電子遷移率的提升[19]。. 19.
(33) Tensile. Bulk Si. Strain Si. kz. kz kx. kx. ∆2. ky. ky ∆4. Unstrained Si. Strained Si. （a）. （b） ∆4. ∆6. ∆E ∆2 （c）. 圖 2-11 電子導電帶能谷示意圖：（a）無應變（Unstrained）狀態；（b）受 雙軸拉伸應變（Biaxial Tensile Strained）狀態；（c）受應變之能帶分裂圖[5]. 對電洞而言，在矽材料為無應變狀態時，價電帶上之輕電洞（Light Hole, LH）與重電洞（Heavy Hole, HH）能帶呈現能量簡併；當矽材料受雙軸拉伸 應力時，價電帶上的輕電洞帶上升而重電洞帶下降造成原本能量簡併之電洞 帶分離，如圖 2-12，以致擁有較低之能帶間與能帶內散射率，而電洞大多分 佈於能量較低的輕電洞帶，故具有較小之有效值量，同樣的，因能谷散射率 的降低及較小之電洞有效質量改善了電洞的遷移率[20]。 20.
(34) E. In-plane. E. Out-of-plane. LH k. k Out-of-plane. In-plane HH LH. HH. Spin-orbit hole. Bulk Si （a）. Spin-orbit hole. Strain Si （b）. 圖 2-12 電洞價電帶能帶示意圖：（a）無應變狀態；（b）受雙軸拉應變[5]. 2.3.2 全區域應變技術 約 2003 年以前，全區域應變（Global Strain）技術被史丹佛與麻省理工 的研究團隊所提出[9]，此類應變技術為當年應變製程中主流的發展技術，其 使用矽鍺虛擬基板（SiGe Virtual Substrate） ，並於基板上成長矽薄膜即為應 變矽。圖 2-13 為一電晶體結構 TEM 圖及應變機制示意圖[11]，其製程步驟 為：1.先於矽基板上磊晶成長一層晶格常數（Lattice Constant）較大之矽鍺層 （Relaxed Si1-xGex Layer）作為虛擬基板； 2.而後再成長一層矽薄膜於矽鍺 虛擬基板上做為電晶體通道（Channel） 。兩者因晶格大小不一致導致介面晶 格不匹配（Lattice Mismatch）效應，使得通道上的矽原子受到矽鍺層上晶格 常數較大之矽鍺原子拉扯而產生雙軸拉伸應變（Biaxial Tensile Strain） ，此受 應變之矽層即為應變矽（Strain Si） ，其應變的大小可由矽鍺合金裡的鍺濃度. 21.
(35) 來作控制，而應變的數值即為矽層與矽鍺層之間晶格不匹配的比例；根據維 軋定律（Vegard’s Law） ，鍺摩爾分率為 x 之矽鍺合金（Si1-xGex）晶格常數 （𝑎SiGe ）可由（2.15）式得知[21]。 𝑎SiGe = (1 − x)𝑎Si + x𝑎Ge. （2.15）. 其中，矽的晶格常數（𝑎Si ）為 5.43 Å，鍺的晶格常數（𝑎Ge ）為 5.66 Å。 除了在矽鍺虛擬基板上成長應變矽之外，於絕緣層上成長矽鍺合金 （SiGe-on-Insulator, SGOI）如圖 2-14 所示[22]，及在絕緣層上成長應變矽 （Strained-Si-on-Insulator, Strained-SOI）如圖 2-15 所示[23]，兩者皆屬全區 域應變技術。 以全區域應變技術製造的 N 型與 P 型電晶體在遷移率表現上皆能獲得 改善[24]，且以此應變技術製造之電晶體有較佳之矽介面品質，可於後續製 程成長較高品質之薄膜。然而，因使用到矽鍺虛擬基板，矽與矽鍺之間的異 質接面問題將造成臨界電壓不易控制；此外，要改善 P 型電晶體之性能必須 使用鍺濃度極高之矽鍺虛擬基板，此基板成本高且於中、高垂直電場下操作 時會引起遷移率退化問題。有鑒於此，目前應變技術發展重心已由全區域應 變技術轉為局部區域應變技術[3][5]。 Si-channel. Relaxed SiGe. （a）. （b）. 圖 2-13 全區域應變： （a）電晶體結構 TEM 圖（b）應變機制示意圖[11] 22.
(36) 圖 2-14 SGOI 電晶體結構示意圖[22]. （a）. （b） 圖 2-15 （a）Strained-SOI 結構示意圖（b）Strained-SOI 結構 TEM 圖[23] 23.
(37) 2.3.3 局部區域應變技術 局部區域應變（Local Strain）技術為目前主流之應變矽製程技術，其作 法有：1. 覆蓋附有應力之接觸蝕刻停止層（CESL）[12]；2. 於電晶體源極 及汲極端鑲埋矽鍺合金或矽碳合金（Embedded SiGe/SiC Alloy）[14]；3.淺溝 槽隔離技術（STI）[15]等等方式形成應力源，而其應變機制為單軸應變 （Uniaxial Strain） ，對元件施予一單軸拉伸或壓縮應力，並對應於特定的通 道方向，此應力的分佈只會局限於施力的區域，僅影響元件的載子（電子或 電洞）傳輸性質，藉由各種應變條件來縮短元件能隙或減少其有效質量以提 升載子遷移率。研究指出，對於 N 型電晶體而言，施予通道 X 方向張應力 或 Z 方向壓縮應力最能有效提升其載子遷移率，進而提升元件的性能；而對 P 型電晶體而言，則是施予通道 X 方向壓縮應力或 Y 方向張應力最能提升 其載子遷移率，如圖 2-16 所示[25]，而載子遷移率的改善比例可經由壓阻 （Piezo Resistance）係數關係式估算而得[5]，此壓阻關係式將由下一章做詳 細介紹。. Direction x y Z. CMOS performance impact NMOS. PMOS. Tension +++ Tension ++ Compression ++++. Compression ++++ Tension +++ Tension +. 圖 2-16 電晶體受一拉伸應變其三維方向性能表現[25] 24.
(38) 附有應力之接觸蝕刻停止層（CESL）為一氮化矽（Nitride）薄膜沉積於 元件上，因此又稱為氮化矽蝕刻停止層，如圖 2-17（a）所示，其引起之機 械應力（Mechanical Stress）將以間接方式傳遞於通道內，並且可藉由不同的 製程方式來達到施予 CESL 拉伸應力（Tensile CESL, t-CESL）或壓縮應力 （Compressive CESL, c-CESL）的效果；使用低壓化學氣相沉積（Low Pressure Chemical Vapor Deposition, LPCVD）方式可形成具拉伸應力之 CESL（tCESL），而使用電漿輔助化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition, PECVD）方式則可形成具壓縮應力之 CESL（c-CESL）[5][26]。 根據文獻指出，CESL 引起之機械應力對元件性能的影響極大，對於 N 型電晶體與 P 型電晶體而言，兩者所需之應力效果是相反的，並且隨著閘極 長度的改變而不同[27]，如圖 2-18 所示，N 型電晶體覆蓋具壓縮應力之 CESL， 於短通道時，通道區域的應力效果與 CESL 相同並且變得更加壓縮，但於長 通道時，通道區域由於力學之彎曲效應（Bending Effect） ，使得通道區域受 到的應力反轉（Inversion）為拉伸應力，且有助於提升電晶體性能；同樣的 對 P 型電晶體覆蓋覆蓋具壓縮應力之 CESL，於短通道時，通道區域應力效 果與 CESL 同為壓縮應力以改善電晶體性能，但於長通道時，通道區域應力 反轉為拉伸應力，並降低電晶體的性能。 整個 CESL 結構又可細分為三個部分來做解釋，如圖 2-19、圖 2-20 及 圖 2-21 所示[28]，其分別為頂部 CESL（Top-CESL）、側向 CESL（LateralCESL）及底部 CESL（Bottom-CESL）；考慮一具張應力 CESL 之電晶體結 構，在大尺寸時，頂部 CESL 導致通道受到壓縮應力，而隨著通道寬度的縮 減，頂部 CESL 的區域也跟著減少，使得通道上所受之應力下降；側向 CESL 也導致通道受到壓縮應力，隨著通道寬度的減少，側向 CESL 間的距離被拉 近，使應力得以更集中傳遞至通道內，因此對通道的應力影響將急遽增加； 而底部 CESL 則導致通道受到拉伸應力，隨通道寬度的縮減，底部 CESL 區 25.
(39) 域增加，使應力能夠更集中的傳達至通道內，因此對通道之應力影響也急遽 增加；而當三個區域的 CESL 合併時，各 CESL 間將會有間接性的影響。 圖 2-22、圖 2-23 以及圖 2-24 為受 CESL 影響之通道三維應力分量於不 同閘極長度下之模擬圖[28]，其 X 軸方向為電晶體通道長度方向，Y 軸方向 為電晶體寬度方向，Z 方向則為電晶體薄膜厚度高度方向。由此三張模擬圖 可得知，在通道 X 方向所受之應力主要是由底部 CESL 的直接影響造成；通 道 Y 方向應力因頂部、側向、底部三個區域的 CESL 各自對通道造成直接影 響，導致應力互相抵消，因此在通道 Y 軸方向應力不顯著；而通道 Z 方向 則是受到各區域 CESL 之間的間接影響，因此此方向應力無法由 CESL 對通 道的直接影響去做解釋，如圖 2-25 所示。 另有文獻指出 CESL 於不同張應力大小及厚度對短通道電晶體的應力 的關係，如圖 2-26，在通道 X 方向應力，會受到源、汲極區域上方的 BottomCESL 拉伸的應力使得通道被拉伸；而在通道 Y 方向應力，側壁上的 LatteralCESL 壓縮閘極區域進而傳遞應力使得閘極下方通道被壓縮；而在通道 Z 方 向則因傳統電晶體寬度大，為平面應變（Plane Strain）的關係，故受到之應 力趨近為零[28]。. 26.
(40) 圖 2-17 SOI nMOSFETs 結構： （a）高張應力 CESL 施予元件拉伸應力及 STI 施予元件壓縮應力示意圖（b）STI 施予元件壓縮應力俯視圖[12]. （a）. （b）. 圖 2-18 比較不同通道長度下 c-CESL 對 N 型電晶體的性能影響[27]. 27.
(41) 圖 2-19 頂部 CESL 覆蓋電晶體示意圖[28]. 圖 2-20 側向 CESL 覆蓋電晶體示意圖[28]. 圖 2-21 底部 CESL 覆蓋電晶體示意圖[28] 28.
(42) 圖 2-22 通道 X 方向應力模擬圖[28]. 圖 2-23 通道 Y 方向應力模擬圖[28]. 29.
(43) 圖 2-24 通道 Z 方向應力模擬圖[28]. 圖 2-25 頂部 CESL、側向 CESL 與底部 CESL 之間接影響示意圖[28]. 30.
(44) 圖 2-26 CESL 之厚度及張應力大小對通道應力影響示意圖[29]. 另一方面，於電晶體源極及汲極端（S/D）嵌入與矽基板晶格常數不相 同之合金，如 P 型電晶體使用矽鍺（SiGe）合金，N 型電晶體使用矽碳（SiC） 合金，由於晶格介面與矽基板不同而導致晶格不匹配效應，也可產生一單軸 向應力源，施予通道一拉伸或壓縮應力以提高其載子遷移率；圖 2-27（a） 顯示為一 N 型電晶體源、汲極崁入矽碳合金之結構，由於矽碳晶格常數小於 矽的晶格常數，崁入電晶體源、汲極時，會在應力釋放平衡後產生一向內壓 縮之應力，使得通道側向受到拉伸應變而縱向方向受到壓縮應變。文獻指出， 在碳摩爾分率為 0.013 的情況下，矽碳合金與矽基板彼此晶格不匹配的比例 約為 0.56 %，並由圖 2-28 電晶體輸出特性曲線可看出，源、汲極崁入矽碳 之結構提升了電晶體約 50 %的驅動電流（ID sat） ，而碳的摻雜濃度會受到製 程上的限制，隨著濃度的增加，置換效率將大幅降低，如圖 2-29 所示[30]； 而對於 P 型電晶體而言，其結構為源、汲極崁入矽鍺合金如圖 2-27（b）所 示，由於矽鍺晶格常數大於矽的晶格常數，導致通道受到側向壓縮應變而縱 向方向則受拉伸應變。有研究指出，在鍺摩爾分率為 0.17 的條件下，可提升 電晶體電洞遷移率約 50 %，如圖 2-30，而因 P 型電晶體縱向方向具一高壓 31.
(45) 阻係數，因此在施予縱向低單軸壓應力時，可大幅提升電洞遷移率，並維持 於高垂直電場下而不退化[3][25]。. （a）. （b）. 圖 2-27 電晶體源、汲極崁入（a）矽碳合金與（b）矽鍺合金之結構[30]. 圖 2-28 S/D 崁入 Si0.987C0.013 合金之電晶體輸出特性曲線[30] 32.
(46) 圖 2-29 碳置換效率與碳濃度之關係曲線[30]. 圖 2-30 源、汲極崁入 Si0.83Ge0.17 合金之電子遷移率比較[25]. 33.
(47) 用來隔離電晶體主動區之淺溝槽隔離（Shallow Trench Isolation, STI）技 術也可以使其對通道產生一單軸向之側向壓縮應力，如圖 2-17（a）及圖 217（b）所示。若於應變工程中使用 STI 技術，對於 N 型電晶體而言，其對 通道產生之壓縮應變將會導致電晶體電子遷移率下降；而對於 P 型電晶體而 言，通道受到之壓縮應變則可以提升電洞遷移率[15]。圖 2-31 為一電晶體模 型俯視圖，根據研究指出，對 N 型電晶體而言，平行通道方向，隨著擴散長 度（Length of Diffusion, LOD）的變長，載子遷移率越大，並且在小的 STI 寬 度（STI Widths, STIW）能夠得到最佳的效果，如圖 2-32 所示；而對於 P 型 電晶體而言，則是在越短的擴散長度及較大的 STI 寬度能夠擁有更高的載子 遷移率，如圖 2-33。 此 外 ， 用 來 改 善 矽 與 金 屬 之 間 的 介 面 品 質 及 阻 值 的 矽 金 屬 化 合物 （Silicide）也是應變技術之一，如圖 2-34 所示，常用的矽金屬化合物像是 TiSi2、CoSi2 及 NiSi 具有比矽更大的熱膨脹係數，因此在應力釋放平衡之後 將對底下的矽產生壓縮應力，而此矽金屬化合物所引致之機械應力通常大於 400 MPa，且當應力超過臨界剪應力時，將導致晶格錯位損毀電晶體元件[26]。 除以上述幾個施予電晶體應力的方法，另有使用多晶矽（Poly-Silicon） 閘極、側壁（Spacer）使用 Nitride 做為材料以及介電層（Inter Layer Dielectric, ILD）做為電晶體之應力源[3][5]。. 圖 2-31 電晶體模型俯視圖[15] 34.
(48) 圖 2-32 於 N 型電晶體平行通道方向，載子遷移率與 STI 寬度及 LOD 長度 的趨勢[15]. 圖 2-33 於 P 型電晶體平行通道方向，載子遷移率與 STI 寬度及 LOD 長度 的趨勢[15]. 35.
(49) 圖 2-34 電晶體使用矽金屬化合物結構示意圖[26]. 2.3.4 壓阻效應 在不同矽基材晶體方向施加壓力或通以不同方向之電流，其電阻率 （Resistivity）將會不同[31]。而電阻率的變化率與載子遷移率的變化率相差 一個負號，因此電晶體受應變對其載子遷移率的影響可由一階壓阻係數 （Piezo-Resistance Coefficients）關係式估算而得，如公式（2.16）所示。 −. Δ𝜌 𝜌0. =. Δ𝜇 𝜇0. = (𝜋xx 𝜎𝑥𝑥 + 𝜋𝑦𝑦 𝜎𝑦𝑦 + 𝜋𝑧𝑧 𝜎𝑧𝑧 ). （2.16）. 其中，𝜌0 為無任何外加應力下之電阻率，Δ𝜌為無施加應力與施加應力後之電 阻率差值，𝜇0 為無任何外加應力下之載子遷移率，Δ𝜇為無施加應力與施加應 力後之載子遷移率差值，𝜋𝑥𝑥、𝜋𝑦𝑦、𝜋𝑧𝑧 分別為縱向、橫向與垂直方向之壓阻 係數，𝜎𝑥𝑥 、𝜎𝑦𝑦 、𝜎𝑧𝑧 分別為電晶體通道縱向、橫向與垂直方向之力分量。 對於矽基材而言，電晶體通道受一未大於破壞強度之負載時，因矽基材 之二階壓阻係數項次並不影響一階壓阻係數關係式之遷移率估算結果[32]， 因此經由一階壓阻係數關係式即可估得電晶體之載子遷移率改善比例，且有 不錯的準確度。 36.
(50) 另外，使用鍺材料當作基材時，當電晶體通道內受到小於 1.5 GPa 以下 之應力，則使用二階壓阻係數關係式來估算載子遷移率會有較為精準的結果 [33]，如公式（2.17）所示。 Δ𝜌. −𝜌 = 0. Δ𝜇 𝜇0. = (𝜋xx 𝜎𝑥𝑥 + 𝜋𝑦𝑦 𝜎𝑦𝑦 + 𝜋𝑧𝑧 𝜎𝑧𝑧 + 𝜋𝑥𝑦 𝜎𝑥𝑥 𝜎𝑦𝑦 + 𝜋𝑥𝑧 𝜎𝑥𝑥 𝜎𝑧𝑧 + 𝜋𝑦𝑧 𝜎𝑦𝑦 𝜎𝑧𝑧 )（2.17）. 其中，𝜋𝑥𝑦、𝜋𝑥𝑧、𝜋𝑦𝑧 為對應二階應力分量縱向、橫向與垂直方向之間之交互 作用下之壓阻係數，其所代表考慮彼此二個應力分量間之交互作用的情形。 表 2-3 所列為電晶體使用矽/鍺基板材料在［110］通道方向之一階和二 階壓阻係數[25][34]。. 表 2-3 電晶體矽/鍺基板材料壓阻係數 Piezoresistance coefficients. Si-PFET (001) [110]. Si-NFET (001) [110]. 𝝅𝒙𝒙 𝝅𝒚𝒚. -71.8. 31.6. -49.52. 68.22. 66.3. 17.6. 35.37. -61.83. 𝝅𝒛𝒛 Unit. 1.1. -53.4 31.02 -2 -1 10 (GPa). 1.02. 𝝅𝒙𝒚 𝝅𝒙𝒛 𝝅𝒚𝒛. N/A N/A N/A. N/A -3.24 N/A -37 N/A 58.96 10-2 (GPa)-2. -11.52 0.13 0.64. Unit. 37. Ge-PFET Ge-NFET (001) [110] (001) [110].
(51) 2.4 電晶體多層 CESL 與 SiC 源、汲極結構 應變矽工程為一透過施予通道應力以改善電晶體載子遷移率之技術，因 此技術不需經由微縮元件尺寸即可提升電晶體性能，現今已成為高性能電晶 體製造之主流趨勢，有文獻顯示，施予一壓縮應力於通道可提升 P 型電晶體 性能；而施予一拉伸應力於通道則可提升 N 型電晶體性能[3][25]隨著應變矽 技術的普及，傳統單一應力源結構之電晶體已無法滿足現行需求，因此近年 來陸續發展出多重應力源結構之電晶體，藉由應力疊加的效果，使得應力更 加有效的傳遞至通道內以提升其載子遷移率進而提升性能。 2.4.1 電晶體矽碳源、汲極結構 已有相關研究指出，於源、汲極鑲埋矽碳合金可引致通道拉伸應變以提 高其電子遷移率進而改善 N 型電晶體性能。圖 2-35 藍色箭頭為一傳統且常 用之鑲埋矽碳材料於電晶體源、汲極的方法，此方法需先對電晶體源、汲極 區域做凹槽蝕刻動作，隨後以選擇性磊晶製程（Selective Epi Process）回填 矽碳合金，並在雜質植入後做退火以活化雜質及修補介面，然而，由於碳具 有極低的固體溶解度，且一半以上的矽碳合金之碳含量容易存在於間隙位置， 因此很難以選擇性磊晶方式磊晶碳原子濃度大於 1 at % 的矽碳合金，此外， 磊晶製程後的熱處理容易造成摻雜位置析出碳原子而引起應力損失、降低傳 輸特性及降低界面品質等缺點。為改善上述缺點，一個新穎之鑲埋矽碳合金 的製程技術被開發出來，如圖 2-35 橘色箭頭，此技術結合非晶化前植入製 程（Pre-Amorphization Implant, PAI）及固相磊晶製程（Solid-Phase Epitaxy, SPE）以在 N 型電晶體上形成高品質之矽碳合金，相較於傳統製程方式，固 相磊晶具有下列三項優點： 1.可摻雜更高濃度的碳於矽碳合金。 2.摻雜之雜質於固相磊晶製程中已被活化，不像傳統製程於形成矽碳合 金後需再次進行高溫熱製程，因此沒有碳被析出的問題。 38.
(52) 3.NFETs 可容易的與鑲埋矽鍺的 PFETs 做結合，並且不需添加額外的光 罩或沉積步驟。 圖 2-36 為一高 解 析度 X 光繞射 圖（ High-Resolution X-Ray Diffraction, HRXRD） ，由其峰值曲線可看出結合 PAI、SPE 兩製程形成出的合金為一高 品質單晶之矽碳合金，並藉由 Berti 和 Kelires 的方法（Berti and Kelires’s Methodology）計算出電晶體源、汲極鑲埋矽碳合金之碳置換濃度至高只能達 1.65 %。由橫截面 STEM 圖象可看出 65 nm 技術節點之電晶體源汲極鑲埋矽 碳合金的情形，如圖 2-37（a）所示，並通過聚斂電子束繞射技術（Convergent Beam Electron Diffraction, CBED）量測出在通道中心深度為 25 nm 時，具有 約 615 MPa 之最大單軸拉伸應力，此效果相當於覆蓋厚度為 100 nm 且具 2 GPa 拉伸應力之 CESL，如圖 2-37（b） 。此鑲埋矽碳合金的電晶體將提高 35 %的電子遷移率，且由 Lgate-Ron 曲線斜率可得知，其將會有較高的串聯電阻 值，如圖 2-38 所示。另外，我們也可以從 Ion-Ioff 曲線看出，相較於單一應力 源 Neutral Liner（NL）結構，有鑲埋矽碳合金（e-Si:C）之雙重應力源電晶 體提升了 6 %的驅動電流性能；如使用 Tensile Liner（TL）應力源結合矽碳 合金之電晶體結構，則可提升驅動電流性能 13 %，如圖 2-39 所示[35]。. 圖 2-35 傳統電晶體製成與 PAI+SPE 之先進製程流程示意圖[35]. 39.
(53) 圖 2-36 矽碳合金之高解析度 X 光繞射圖[35]. 圖 2-37 一 65 nm 節點之（a）電晶體橫截面 STEM 圖及（b）以 CBED 量 測出通道中心各深度之應力[35]. 40.
(54) 圖 2-38 Lgate-Ron 曲線圖，比較對照組與實驗組之間差異[35]. 圖 2-39 Ion-Ioff 曲線圖，比較不同應力源之電流特性差異[35] 41.
(55) 2.4.2 電晶體多層 CESL 結構 電晶體覆蓋氮化矽蝕刻停止層（Nitride Etch-Stop Layers, ESL）又稱為接 觸蝕刻停止層（CESL） ，已被廣泛用於電晶體先進製程以改善其驅動特性。 由於電晶體通道內應力很難以儀器量測而得，多以模擬方式取得其應力分佈 狀態，而如何以最正確的方式預測通道內應力分佈即是目前關鍵的技術之一。 大多數的商用模擬軟體對於類似氮化矽這類的薄膜沉積模擬只會是一 個抽象的數學運算子，使用單一沉積次數再經過力學方程式換算而得準平衡 狀態下之應力大小，為能更準確的預估通道內應力分佈，必須將薄膜沉積過 程的應力影響考慮在內，因此在模擬模型中，將傳統單層且厚度為 t 的 ESL 平均細分為 n 個子層且厚度為. 𝑡 𝑛. 的 ESL，並於每次 ESL 子層覆蓋至電晶體. 之後進行應力釋放步驟，以模擬物理沉積過程中力學平衡狀態下的應力。 此研究運用 Sentaurus Process simulator 及 ANSYS Mechanical simulator 兩套模擬軟體，並使用電晶體閘極長度為 35 nm、覆蓋 80 nm ESL 的結構進 行分析[36]。圖 2-40 為元件剖面 TEM 圖，依照 TEM 之元件輪廓建立該模 擬模型，而圖 2-41 為模擬兩個具相同壓縮內應力大小之 ESL 覆蓋電晶體的 側向應力分佈圖，分別對單一及 20 層 ESL 之電晶體結構進行模擬分析，圖 中可看出，在 20 層 ESL 的結構當中，因逐層模擬以致應力累積使得薄膜轉 折處會有應力梯度產生，且閘極頂部區域之應力也較單一層 ESL 結構來得 大。圖 2-42 顯示在不同 ESL 層數的狀況下，通道側向方向及垂直方向的應 力平均值趨勢，可以看出在 ESL 總厚度相同的情況下，子層數越多兩者應力 平均值皆會越大，且層數約大於 25 層時，兩者應力將收斂於一定值。而後 使用 4 點彎曲試驗取得通道材料之縱向及橫向壓阻係數及模擬預測之平均 通道應力值，藉由一階壓阻係數關係式將應力轉換成驅動電流，研究發現， 此 20 層 ESL 結構模擬數據經過轉換可與實際測量之驅動電流值匹配，如圖 2-43 所示。 42.
(56) 圖 2-40 電晶體於不同閘極間距之 TEM 圖（a）0.26 μm（b）0.38 μm （c）0.63 μm（d）1.04 μm [36]. 圖 2-41 單一層 ESL 與 20 層 ESL 結構模擬之側向應力分佈圖[36]. 43.
(57) 圖 2-42 於不同 ESL 層數之結構，模擬通道表面向下 1.5 nm 處之側向及垂 直方向應力平均值曲線[36]. 圖 2-43 ESL 應力大小-電晶體驅動電流曲線圖，比較模擬數據（實線）與實 驗量測（符號）匹配結果[36] 44.
(58) 第三章. 實驗與研究方法. 為了能精準預測真實電晶體通道區域之應力與應變分佈情形，接觸蝕刻 停止層（CESL）於沉積製程中所形成之應力梯度情形必須在模擬實驗中被 考慮在內，本研究提出一創新模擬方法模擬分析具多重應力源結構之 N 型 奈米電晶體，包括矽碳合金源、汲極及具應力梯度之拉伸應力接觸蝕刻停止 層（CESL）兩應力源，探討此電晶體結構對其通道應力的影響，透過模型結 構、邊界條件及模擬軟體上之操作技巧，考慮電晶體內各材料之楊氏模數 （Young’s modulus）與蒲松比（Poisson’s ratio）等材料特性的差異，經由有 限元素分析（Finite Element Analysis, FEA）軟體 ANSYS 進行模擬分析，即 可求得電晶體內之應力分佈情形與應力大小，而本研究針對電晶體具應力梯 度行為之 CESL 薄膜與矽碳源、汲極之多重應力源引致之機械應力對通道影 響進行研究分析。. 3.1 有限元素分析概念 有限元素法（Finite Element Method）是將工程系統（Engineering system） 轉換為有限元素系統（Finite Element system） ，利用不同領域之需求推導出 每個元素的作用力方程式，再組合整體系統元素構成系統方程式，運用數值 計算方式解決工程方面的問題，像是流體 （Fluid flow）、熱傳導（Heat transfer） 、應力分析（Stress analysis） 、溫度分佈（Temperature distribution） 、 電磁場分佈（Electromagnetism distribution）等模擬，存在的線性（linear）或 非線性（Nonlinear） 、穩態（Steady）或暫態（Transient）等問題，皆可以透 過有限元素分析法予以模擬分析[37][38]。 通常工程問題為將物理系統轉換成數學模型，在相應的邊界條件 （Boundary conditions）及初始條件（Initial conditions）下，以數學積分或微 45.
(59) 分的型式，利用微分方程式（Differential equations）推導出系統之規律，稱 為統御方程式（Governing equation） ，然而，此方程式用於較複雜之工程系 統像是不規則之形狀、不同變化之負載皆很難以推導的方式獲得精確的解， 因此，以數值方法即有限元素法對相較複雜之模型或較大規模之數據求解出 近似解方可獲得較精準的結果。 數值解在離散點（Discrete Point）時才有近似之精確解產生，我們稱此 點為節點（Node） ，而任何求解過程須經過離散化（Discretization）動作，並 使其簡化為有限個元素網格（Mesh） ，主要目的是將分析的介質網格化為數 個元素（Element）及節點，再以有限差分法（Finite difference method）或有 限元素法求出其未知變數。有限差分法是以數值求解常微分方程或偏微分方 程的方法，用差分代替微分方程中的微分，將連續變化量離散化，從而得到 一組聯立方程組進而求解，此方法在解簡單的工程問題時較淺顯易懂，但面 臨較困難之工程方面的問題時，有限差分法便顯得難以應用。 因此，在較複雜之模型時，以有限元素法求解是較佳的選擇。有限元素 法是以積分公式（Integral formulations）來取代微分方程式，進而形成代數 方程組（Algebraic equations），此種方式能夠輕易控制設計參數及簡化計算 量，在較複雜的結構也不失其精確度，並能有效分析不同材料參數及不規則 邊界之情況[38]。故本研究使用有限元素分析軟體 ANSYS 對電晶體進行模 擬分析。. 3.1.1 ANSYS 有限元素分析 有限元素分析模擬步驟可分為三個階段，分別為前處理階段（Preprocessing phase） 、求解階段（Solution phase）與後處理階段 （Post-processing phase） 。前處理階段中，需先設定元素類型（Element type）作為已知條件， 如圖 3-1 所示，建立分析模型並離散化，接著分割結構網格，使其形成有限 46.
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