第三章 平面型穿隧電晶體元件特討探討及優化
3.2 平面型異質接面穿隧電晶體元件特性探討及優化
3.2.1 矽-矽鍺穿隧電晶體元件特性探討
吾人將使用矽鍺材料來取代原本位於源極的材料矽，希望結構能形成異 質接面來提高元件性能，結構如圖 3-15，表 3-2為平面型異質接面穿隧電晶 體的元件設計參數，圖 3-16兩種類型的平面矽鍺-矽異質接面及純矽穿隧電 晶體的轉移特性圖，可以清楚看到在開電流上，能明顯的提升大概有三個數 量級，主要是由於吾人將材料換成較小能隙的材料並搭配異質接面的組成。
並更一步地從實際模擬元件的穿隧機率來看，先從 p 型的觀察圖 3-17為原 本平面純矽的穿隧電晶體，而圖 3-18則是矽鍺-矽的異質接面可以從圖中清 楚發現穿隧機率提升大概三個數量級，再從 n 型的來看圖 3-19、3-20也能得 到相同的結果。從圖 3-16 來觀察次臨界擺幅，在 p 型部分有進一步的改善，
但 n 型部分的矽鍺-矽異質接面並跟平面的純矽之穿隧電晶體的次臨界擺幅 差不多，因此在下節，我們將把 n 型部分的材料換為三五族，希望能因此的 到更進一步的改善。
4.2.2 三五族穿隧電晶體元件特性探討 與 Fermi-level 的相對位置，須符合第二類型，最後我們選擇了銻化鎵-砷化 銦這個系統，如圖 3-21 的紅色圓圈所示。在未來希望本研究的元件能作為
能根據本論文的初衷利用電場正比於穿隧電流的關係，改良設計一個能使電 場有效於施加在穿隧區域的結構。
圖 3-15 平面型矽鍺-矽穿隧電晶體元件結構(a)n 型(b)p 型
表 3-2 平面型矽鍺-矽穿隧電晶體元件設計參數
Thickness (nm) Length (nm) Doping
Concentration (cm-3) Dielectric EOT=1 20 -
Source 20 30 5E19
Drain 20 30 5E19
Substrate 30 70 1E15
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 1E-17
1E-15 1E-13 1E-11 1E-9 1E-7 1E-5
planar nTFET:
Si SiGe-Si W/L=1/0.02(
m)V gs (volt) I d (A/ m )
planar pTFET:
Si SiGe-Si
|V
ds| = 0.5 (V)
圖 3-16 純矽與異質接面穿隧電晶體之轉移特性
圖 3-17 p 型平面純矽穿隧電晶體在開狀態時的穿隧機率
圖 3-18 p 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率
圖 3-19 n 型平面純矽穿隧電晶體在開狀態時的穿隧機率
圖 3-20 n 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率
圖 3-21 主要半導體材料的能隙對晶格常數作圖
圖 3-22 做為未來數位電路設計應用的互補式穿隧電晶體
圖 3-23 平面型銻化鎵-砷化銦穿隧電晶體元件結構
0.0 0.2 0.4 0.6 1E-12
1E-10 1E-8 1E-6 1E-4
W/L=1/0.02(
m)V gs (volt) I d (A/ m )
SiGe-Si GaSb-InAs
V
ds= 0.5 (V)
圖 3-24 n 型平面異質接面矽鍺-矽與銻化鎵-砷化銦之轉移特性
圖 3-25 n 型平面銻化鎵-砷化銦穿隧電晶體在開狀態時的穿隧機率
第四章 傾斜式閘極穿隧電晶體之元件設計與優化
上附著上閘電極，此結構稱為傾斜式閘極穿隧電晶體 (Tilt-Gate TFET)元件，在這個結構中當閘極施加外部電場時，閘極氧化層的 L shape 會對其附近的
明顯的提升，其中特別與一般平面純矽的穿隧電晶體比較，在不管是 n 型或 p 型上都能有四個數量級以上的提升，並且在次臨界擺幅上面，能有更驚人 的改變，變得相當陡峭。更進一步的從圖 4-5能輕易地看到，在一般平面純 矽的穿隧電晶體次臨界擺幅的最好值也只能接近在 60 mV/decade 附近，而 經由吾人在結構上的改進，能將次臨界擺幅大幅改善，使結構 Tilt-Gate TFET 元件的次臨界擺幅都能低於 60 mV/decade，代表本研究的元件開關特性非常 良好。
圖 4-1 Tilt-Gate TFET 結構示意圖(a)n 型 (b)p 型
圖 4-2 n 型平面矽鍺-矽穿隧電晶體在開狀態時的電場分布圖
圖 4-3 n 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率分布圖
表 4-1 Tilt-Gate TFET 元件設計參數
Thickness (nm) Length (nm) Doping
Concentration (cm-3) Dielectric EOT=1 20 -
Source 20 50 5E19
Drain 20 50 5E19
Channel 40 50 1E16
Substrate 30 100 1E15
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6
homo-planar
V
gs(volt)
圖 4-6 平面型穿隧電晶體電場與穿隧機率關係
圖 4-7 Tilt-Gate TFET 之電場與穿隧機率關係
4.2 元件參數優化設計
在前面小節的結構模擬，最後能成功設計出 Tilt-Gate TFET 元件的結構 能擁有最理想的元件特性，因此這節，吾人將針對此結構進行參數優化設
從圖中看到在通道厚度 40 奈米與 10 奈米下的能帶圖，清楚看到隨著汲極與 源極之間的距離縮短，因此會產生汲極引起的能障變薄 (Drain induced barrier thinning, DIBT) [27]效應，使得漏電流變大，因此在通道厚度尺寸上 吾人希望在至少 40 奈米，才不會使漏電流增強，使元件特性變差。
在摻雜濃度部分，吾人從源極與汲極兩個地方對不同濃度的探討，分別 為 5E18、1E19、5E19 及 1E20 四種濃度的改變看對元件特性造成什麼影響。
首先，先看 p 型 TFET 在源極濃度的改變對轉移特性影響，如圖 4-14可以
材料鍺的比例，可以從圖 4-22 發現隨著鍺的比例提升，會使得漏電流情形 變嚴重，造成電流開關比值特性變更差，主要是當隨著鍺比例提升，會使得 材料能隙變小，因此漏電變更嚴重。綜合這些因素，吾人希望在通道層使用 較小能隙的材料幫助穿隧機率，而汲極部份使用能隙較大的來抑制漏電流的 發生。
圖 4-8 Tilt-Gate TFET 結構圖之尺寸定義
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6
-50 -25 0 25
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6
-10 0 10
W/L=1/0.02(
m) Si0.3Ge0.7 Si0.7Ge0.34.3 傾斜式閘極穿隧電晶體元件製備
根據模擬的結果，我們希望後續來實際做出 Tilt-Gate TFET 元件，希望 本研究之元件能藉由薄膜磊晶技術，再穿隧介面形成很陡峭變化，以提升
(2) MOCVD-有機金屬高介電薄膜沉積系統做三五族磊晶製成於SOI晶圓 上，再將SOI晶圓上的三五族磊晶轉移至矽晶圓上如圖4-23 (b)，。
(5) 在nTFET的區域上，用PECVD化學氣相沉積系統成長二氧化矽作為選 擇性磊晶成長的不磊晶區域，經由晶圓化學溶劑清洗後，才送進
圖 4-23 Tilt-Gate TFET 元件之製程步驟
4.4 不同角度的傾斜式閘極穿隧電晶體之電流特性影響
前面小節吾人已經成功設計出 Tilt-Gate TFET，能擁有優於平面型穿隧 型電晶體的元件轉移特性，由於前面吾人是將源極及通道的側壁區域之間的 n 型 Tilt-Gate TFET 元件在不同閘極角度的穿隧機率分布圖如圖 4-27、4-28，
可以清楚看到顏色為紅的地方代表是發生穿隧機率越高的區域，因此從兩圖 中可以清楚觀察到在隨著角度變大，紅色區域也變得更紅並且範圍增加，代 表穿隧機率提高使穿隧電流增加。接著進行更多不同角度的探討，可以從圖 4-29為 p 型及 n 型 Tilt-Gate TFET 元件不同角度對次臨界擺幅的影響，可以 清楚觀察到在任何角度下的 Tilt-Gate TFET 元件的次臨界擺幅都能低於 60
圖 4-30為 p 型及 n 型 Tilt-Gate TFET 元件不同角度對開電流值的影響，從圖 發現隨著角度增加元件的開電流值也能提升，但到一個極值，會因為失去邊 角效應的影響，使得穿隧位置並非發生在最大電場的區域，因此開電流值開 始往下掉。
最後經由前面 Tilt-Gate TFET 元件參數優化，將此元件跟互補式金屬氧 化半導體的元件在閘極長度一樣是 20 奈米做轉移特性比較，可以從圖 4-31 清楚看到本研究的元件分別是藍色為 pTFET、紅色為 nTFET，雖然無法超 越過高效能 (High Performance, HP)狀態下的特性，但吾人的元件擁有比低 待機功率 (Low Standby Power, LSTP)下更小的漏電流及優於低操作功率 (Low Operation Power, LOP)的開電流，因此本論文的元件非常有潛力取代互 補式金屬氧化半導體的元件。
圖 4-24 Tilt-Gate TFET 在兩閘極不同夾的角度之結構示意圖
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 1E-19
1E-17 1E-15 1E-13 1E-11 1E-9 1E-7 1E-5
V gs (volt)
I d (A/ m )
W/L=1/0.02 ( m)
|V
ds| = 0.5 (V)
pTFET nTFET
90 o 140 o
60 o
圖 4-25 Tilt-Gate TFET 在兩閘極不同夾的角度之轉移特性圖
圖 4-27 n 型 Tilt-Gate TFET 在不同閘極角度的電場分布圖
圖 4-28 p 型 Tilt-Gate TFET 在不同閘極角度的穿隧機率分布圖
圖 4-29 n 型 Tilt-Gate TFET 在不同閘極角度的穿隧機率分布圖
0 20 40 60
S.S. (mV/de c)
160
o140
o120
o90
o60
oangle
square:nTFET triangle: pTFET
40
oW/L=1/0.02 ( m)
0
4.5 雙閘極結構對傾斜式閘極穿隧電晶體的影響
基於前面章節探討的平面式 90。Tilt-Gate 穿隧電晶體元件如圖 4-33，利 用垂直側壁結構 (以下稱為 L Shape)產生的電場尖角放大效應可以得到比較 好的穿隧效率以提升穿隧電晶體的驅動電流。而此小節將根據前面文獻[18]
知道雙閘極 (Double-Gate)結構元件，能因為增加一邊閘極可以使穿隧面積 也增加，從穿隧電流公式
(2.4)中知道穿隧面積正比於穿隧電流，使元件特
接下來從圖 4-37、4-38 觀察，分別為 n 型與 p 型兩種類型的 Double Tilt-Gate 穿隧電晶體與平面 Tilt-Gate 穿隧電晶體的電流特性比較，並且比 較不同閘極夾的角度 (結構如示意圖表示)的特性，探討角度為 90 度 (藍線) 及 120 度 (紅線)之電流特性圖。因此相較於以往的穿隧電晶體結構，穿隧面 積可以增一倍，如此以來根據穿隧電流公式
(2.4)，穿隧面積正比於穿隧電
流，所以利用雙閘極結構能使穿隧電流提升，因此從圖 4-37、4-38 n 型與 p 型的元件可以清楚看到實線 Double Tilt-Gate 穿隧電晶體相對於虛線平面 Tilt-Gate 穿隧電晶體開電流值都能有兩倍以上的提升，而特別看到 n 型雙閘 極元件部分除了開電流值能有效提升之外，並且在次臨界擺幅部分也能有些 微的改善，代表雙閘極結構是有利於本研究的元件性能提升。圖 4-33 Tilt-Gate TFET 三維示意圖
圖 4-34 (a)Double Tilt-Gate TFET 三維示意圖(b)ldrain長度之定義
-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6
-0.6 -0.4 -0.2 0.0
第五章 結論與展望
TCAD)，成功設計出一個互補式穿隧電晶體（Complementary Tunnel Field Effect Transistor, CTFET），p 型為矽-矽鍺、n 型為銻化鎵-砷化銦所組成。並 且 Tilt-Gate TFET 的結構可以使最大電場與最大穿隧機率結合再一起，來增 加穿隧效率，使特性提升。且更進一步發現在邊角效應的影響下，可以使當5.2 未來展望
實驗結果證實吾人所設計出的結構除了能夠保持穿隧電晶體原有的特 性之外，在提升開電流的這個項目中，也成功的讓 n 型與 p 型穿隧電晶體的 開電流值達到 10-5 安培等級，與其他研究文獻的結果相較，我們的研究成果 擁有較理想的開電流值，因此算是成功達到初步的研究目標。基於本研究主 要著重於二維元件特性分析，因此未來希望往三維結構的方向進行研究。由 於 Trigate 的三維閘極包覆通道的結構特性，可增強閘極對通道的控制能力，
能夠進一步的增強其電場，另外 Trigate 結構特有的方形尖角形狀更能讓電 場有集中的特性，如此亦能進一步增強 Trigate 穿隧電晶體的電流穿隧效率，
且由於 Trigate 結構本質上是三維立體的通道，能夠三面導通，所以有益於 增加公式
(2.4)中的穿隧有效面積，並結合前面所提的異質接面造成的能隙
下降帶來的好處，因此未來發展重點便是可利用 Trigate 結構來進一步增強 穿隧電晶體的能帶至能帶的穿隧機率，使得本研究的元件能更進一步的性能且由於 Trigate 結構本質上是三維立體的通道，能夠三面導通，所以有益於 增加公式