應用於超低功率互補式傾斜閘極穿隧場效電晶體之設計

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(1)國立臺灣師範大學機電工程學系碩士論文指導教授：劉傳璽博士莊紹勳博士應用於超低功率互補式傾斜閘極穿隧場效電晶體之設計 Design of Complementary Tilt-Gate Tunneling Field Effect Transistor for Ultra-Low-Power Applications. 研究生：林宜憲撰中. 華. 民. 國. 1. 0. 4. 年. 7. 月.

(2) 中文摘要基於物理限制的原因，金氧半場效電晶體(Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET)的次臨界擺幅無法低於 60 mV/decade，使操作電壓 Vdd 無法持續往下微縮。穿隧型場效電晶體 (Tunnel Field Effect Transistor, TFET)近期受到許多研究團隊關注，由於不用同於金氧半場效電晶體操作機制，它是利用能帶至能帶的穿隧(Band-to-Band Tunneling)，因此能夠擁有低於 60 mV/decade 的次臨界擺幅，有利於操作電壓 Vdd 的微縮。在本論文的研究，我們提出最大電場與最大能帶至能帶穿隧機率有相當的關聯性，以促使穿隧型場效電晶體元件性能進一步提升，利用半導體模擬工具 (Technology Computer Aided Design, TCAD)來應證。本文成功設計出穿隧電晶體由 pTFET 為矽鍺與矽、nTFET 為砷化銦與銻化鎵所組成的互補式架構，且元件結構能使最大電場與最大能帶至能帶穿隧機率對齊，使穿隧機率大幅提升。模擬結果顯示在閘極形成一個鈍角的結構並搭配異質接面的方式，能使得元件相較於平面能有 4 個數量級的驅動電流值提升。最後，本研究的互補式傾斜閘極穿隧電晶體元件在適當角度的閘極結構下，能取代互補式金屬氧化半導體元件在低操作功率(Low Operation Power, LOP)及低待機功率(Low Standby Power, LSTP)操作狀態下的元件。. 關鍵字：穿隧場效電晶體、最大電場、半導體模擬工具、異質接面。. i.

(3) Abstract Due to the physical limitation, the sub-threshold swing (S.S.) of Metal-Oxide-Semiconductor Field Effect Transistors (MOSFETs) can not be below 60 mV/decade, which limits the scaling of the operation voltage (Vdd). Tunneling FETs (TFETs) have been attracted much more attention because Zener band-to-band tunneling (B2BT) allows S.S. smaller than 60 mV/decade, and hence Vdd can be accordingly scaled down. In this research, we have proposed a new engineering concept for alignment between the maximum band-to-band tunneling rate and electric field that was designed to enhance the performance of TFETs, which has been demonstrated by Technology Computer Aided Design (TCAD). The structures of hetero junctions for pTFETs and nTFETs are SiGe/Si and InAs/GaSb, respectively. A novel structure of Tilt-Gate TFET has been introduced to increase the B2B tunneling probability by the exact alignment between maximum electric field and maximum B2BT rate. It was found that if the gate of TFET is formed an obtuse shape, the on-current can be dramatically improved by 4 orders in comparison with the planar transistors. Therefore, Tilt complementary TFET has been constructed and with its potential to replace the CMOS devices in LOP and LSTP applications by suitable design of the gate structure in the new design.. Keywords: Tunnel FET, Maximum Electric Field, TCAD, Heterojunction. ii.

(4) 致謝本論文得以順利完成，承蒙指導教授劉傳璽博士在研究所期間，於學術研究上悉心指導，使我瞭解正確的研究方法與嚴謹的處事態度，使我在這些年中獲益匪淺。更重要的是，劉老師訓練我解決問題的能力以及做人做事的態度，我相信這些都是能夠終身受用的重要觀念。這裡也要特別感謝我的共同指導教授-交通大學電子系莊紹勳博士，莊老師在學術研究的領域中擁有極高的成就，在新竹接受指導的這一年，不僅幫助我擬定研究方向，更在研究遭遇瓶頸時，在專業領域上給予我許多實質且有用的建議，讓我能夠順利的完成這本論文。感謝口試委員本校光電所所長李敏鴻博士，在口試時提供諸多指導與建議，使本研究更趨周延。感謝交大實驗室的易叡學長，在研究進度停滯的那些日子裡，多虧有學長有經驗的協助與建議，才讓我的研究進度得以繼續前進。感謝師大及交大研究室的夥伴們貫宇、智馨、峻華、偉傑、嘉偉、堉斌、禹丞、元鼎、智宏、勝博、亭堯、揚群、彥廷、登元、典勇、皓瑋，在研究所的期間接受大夥們的照顧及幫忙，讓我能夠順利得完成論文。也感謝好友伊婕、葹昀、家緯、靖閔、俊龍、國良、陳彤、崇源、育麒、崇誠、靖喬、欣怡、敬玄、俊宏、川普、琪鈺、家灝、永宏、柏逢、斯閔、彥廷、承陽、勝凱、郁潔、瑞賢、高田、政霖、啾啾、金龍、香菇、友成、郭翊、立文、峻偉、明峰、浩任、勇鑫、豐文、慶霖、偉宸、巧芝大夥們等，因為你們的陪伴，讓我忙碌且平淡的碩士生涯增添不少樂趣。最後，謹以本論文獻給我最親愛的家人：奶奶、爸爸、媽媽、哥哥、孟霖，以及所有關心我的親戚朋友們，因為你們無怨無悔的付出、支持與包容，才能讓我無後顧之憂的取得碩士學位，並完成研究。 iii.

(5) 目錄第一章緒論 .......................................................................................................... 1 1.1 研究背景與動機 ......................................................................................... 1 1.2 本論文研究流程與架構 ............................................................................. 2 第二章文獻回顧與理論探討 .............................................................................. 3 2.1 金氧半場效電晶體微縮下的瓶頸 ............................................................. 3 2.2 穿隧型場效電晶體 ...................................................................................... 8 2.2.1 基礎穿隧理論 .................................................................................... 8 2.3.2 穿隧電晶體操作機制 ....................................................................... 9 2.3.3 穿隧電晶體基本特性與性能優化 ................................................ 12 2.3.3.1 性能優化設計 ...................................................................................... 14 2.3 邊角效應探討 ............................................................................................ 27 2.4 TCAD 模擬軟體簡介 ................................................................................ 30 2.2.1 工作平台 .......................................................................................... 30 2.3.2 元件結構編輯工具 ......................................................................... 31 2.4.3 穿隧電晶體電特性模擬工具 ......................................................... 32 第三章平面型穿隧電晶體元件特討探討及優化 ............................................ 33 3.1 傳統平面元件特性探討 ........................................................................... 33 3.2 平面型異質接面穿隧電晶體元件特性探討及優化 ............................. 43 3.2.1 矽-矽鍺穿隧電晶體元件特性探討 ............................................... 43 3.2.2 三五族穿隧電晶體元件特性探討 ................................................ 44 第四章傾斜式閘極穿隧電晶體之元件設計與優化 ........................................ 51 4.1 不同結構對元件特性之影響 .................................................................. 51 iv.

(6) 4.2 元件參數優化設計 .................................................................................... 58 4.3 傾斜式閘極穿隧電晶體元件製備 ........................................................... 68 4.4 不同角度的傾斜式閘極穿隧電晶體之電流特性影響 .......................... 70 4.5 雙閘極結構對傾斜式閘極穿隧電晶體的影響 ...................................... 76 第五章總結與未來展望 .................................................................................... 81 5.1 穿隧電晶體特性 ....................................................................................... 81 5.2 未來展望 .................................................................................................... 82 參考文獻 .............................................................................................................. 83. v.

(7) 表目錄表 2-1 根據 Zener Tunneling Equation 得到的穿隧電晶體的 S.S.概算結果 ... 13 表 3-1 平面型純矽穿隧電晶體元件設計參數 ................................................... 42 表 3-2 平面型矽鍺-矽穿隧電晶體元件設計參數 ............................................. 45 表 4-1 Tilt-Gate TFET 元件設計參數................................................................. 54. vi.

(8) 圖目錄圖 2-1 金氧半場效電晶體結構示意圖(a)n 型(b)型 ........................................... 6 圖 2-2. Intel CMOS technology 歷年來 Vcc 與 Ion 之比較圖 ............................. 7. 圖 2-3. Trigate 與 planar 的 IdVgs 特性曲線圖 ................................................... 7. 圖 2-4 穿隧電晶體結構示意圖(a)n 型(b)p 型 ................................................... 11 圖 2-5 穿隧電晶體能帶分佈圖(a)n 型(b)p 型 .................................................. 11 圖 2-6. (a)Pocket-TFET 之結構圖 (b)傳統穿隧電晶體之結構圖 .................. 15. 圖 2-7 傳統穿隧電晶體與 Pocket-TFET 之能帶圖 .......................................... 15 圖 2-8 傳統穿隧電晶體之轉移特性圖 .............................................................. 16 圖 2-9. Pocket-TFET 之轉移特性圖 ................................................................. 16. 圖 2-10 不同類型之異質接面示意圖 ................................................................ 17 圖 2-11 平面型 TFET 於源極使用矽鍺材料 .................................................... 18 圖 2-12 不同莫耳分率的矽鍺材料之轉移特性 ................................................ 19 圖 2-13 矽鍺元件與純矽元件在開狀態的能帶圖 ............................................ 19 圖 2-14 雙閘極 HTFET 搭配 III-V 族材料之結構圖 ....................................... 20 圖 2-15 雙閘極穿隧電晶體之能帶圖 ................................................................ 21 圖 2-16 純矽鰭式與雙閘極穿隧電晶體之轉移特性圖 .................................... 21 圖 2-17. (a)一般平面 TFET 之結構圖 (b)平行電場 TFET 之結構圖 ........... 22. 圖 2-18 平面型與平行電場穿隧電晶體之轉移特性圖 .................................... 23 圖 2-19 合成電場穿隧電晶體之結構圖(a)立體圖(b)側向圖........................... 23 圖 2-20 合成電場穿隧電晶體之電場強度圖 .................................................... 24 圖 2-21 平行電場與合成電場穿隧電晶體之轉移特性圖 ................................ 24 圖 2-22 全環繞閘極穿隧電晶體之模擬結構圖 ................................................ 25 圖 2-23 通道厚度對能帶圖之差異 .................................................................... 26 圖 2-24 通道厚度對開電流以及次臨界擺幅之影響 ........................................ 26 vii.

(9) 圖 2-25 兩個導電平面以角相交的二維拐角 ................................................. 28 圖 2-26 不同角度下電場強度與距離 ρ 的變化關係 ........................................ 29 圖 2-27. β 為 3π/2 下實際的電場模擬 .......................................................... 29. 圖 2-28 使用 SDE 設計之三維幾何結構 .......................................................... 31 圖 3-1 平面型純矽穿隧電晶體元件結構(a)n 型(b)p 型................................... 35 圖 3-2. n 型穿隧電晶體在改變閘極氧化層厚度的轉移特性 ......................... 35. 圖 3-3. p 型穿隧電晶體在改變閘極氧化層厚度的轉移特性 ......................... 36. 圖 3-4. n 型穿隧電晶體在改變通道長度的轉移特性 ..................................... 36. 圖 3-5. p 型穿隧電晶體在改變通道長度的轉移特性 ..................................... 37. 圖 3-6. n 型穿隧電晶體在改變源極濃度的轉移特性 ..................................... 37. 圖 3-7. p 型穿隧電晶體在改變源極濃度的轉移特性 ..................................... 38. 圖 3-8. n 型穿隧電晶體在改變源極濃度的能帶圖 ......................................... 38. 圖 3-9. p 型穿隧電晶體在改變源極濃度時的能帶圖 ..................................... 39. 圖 3-10. n 型穿隧電晶體在改變通道濃度的轉移特性 ................................... 39. 圖 3-11. p 型穿隧電晶體在改變通道濃度的轉移特性 ................................... 40. 圖 3-12. n 型穿隧電晶體在改變汲極濃度的轉移特性 ................................... 40. 圖 3-13. p 型穿隧電晶體在改變汲極濃度的轉移特性 ................................... 41. 圖 3-14 平面型穿隧電晶體轉移特性 ................................................................ 41 圖 3-15 平面型矽鍺-矽穿隧電晶體元件結構(a)n 型(b)p 型 ........................... 45 圖 3-16 純矽與異質接面穿隧電晶體之轉移特性 ............................................ 46 圖 3-17. p 型平面純矽穿隧電晶體在開狀態時的穿隧機率 ........................... 46. 圖 3-18. p 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率 ..................... 47. 圖 3-19. n 型平面純矽穿隧電晶體在開狀態時的穿隧機率 ........................... 47. 圖 3-20. n 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率 ..................... 48. 圖 3-21 主要半導體材料的能隙對晶格常數作圖 ............................................ 48 viii.

(10) 圖 3-22 做為未來數位電路設計應用的互補式穿隧電晶體 ............................ 49 圖 3-23 平面型銻化鎵-砷化銦穿隧電晶體元件結構 ...................................... 49 圖 3-24. n 型平面異質接面矽鍺-矽與銻化鎵-砷化銦之轉移特性 ................ 50. 圖 3-25. n 型平面銻化鎵-砷化銦穿隧電晶體在開狀態時的穿隧機率 ......... 50. 圖 4-1. Tilt-Gate TFET 結構示意圖(a)n 型 (b)p 型 ........................................ 53. 圖 4-2. n 型平面矽鍺-矽穿隧電晶體在開狀態時的電場分布圖 ................... 53. 圖 4-3. n 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率分布圖 ........... 54. 圖 4-4. Tilt-Gate 與平面型 TFET 之轉移特性比較 ........................................ 55. 圖 4-5. Tilt-Gate 與平面型 TFET 之次臨界擺幅比較 .................................... 55. 圖 4-6 平面型穿隧電晶體電場與穿隧機率關係 .............................................. 56 圖 4-7. Tilt-Gate TFET 之電場與穿隧機率關係 ............................................. 57. 圖 4-8. Tilt-Gate TFET 結構圖之尺寸定義 ..................................................... 60. 圖 4-9. n 型 Tilt-Gate TFET 在不同延伸長度的轉移特性圖 ......................... 61. 圖 4-10. n 型 Tilt-Gate TFET 在不同延伸長度的轉移特性圖 ....................... 61. 圖 4-11. n 型 Tilt-Gate TFET 在不同通道厚度的轉移特性圖 ....................... 62. 圖 4-12. p 型 Tilt-Gate TFET 在不同延伸長度的轉移特性圖 ....................... 62. 圖 4-13 不同通道厚度在能帶圖的差異 ............................................................ 63 圖 4-14. p 型 Tilt-Gate TFET 在不同源極濃度的轉移特性圖 ....................... 63. 圖 4-15. n 型 Tilt-Gate TFET 在不同源極濃度的轉移特性圖 ....................... 64. 圖 4-16. p 型 Tilt-Gate TFET 在不同汲極濃度的轉移特性圖 ....................... 64. 圖 4-17. n 型 Tilt-Gate TFET 在不同汲極濃度的轉移特性圖 ....................... 65. 圖 4-18. n 型 Tilt-Gate TFET 在汲極不同材料之能帶圖 ............................... 65. 圖 4-19. n 型 Tilt-Gate TFET 在汲極不同材料之轉移特性圖 ....................... 66. 圖 4-20. p 型 Tilt-Gate TFE 在通道不同莫耳分率矽鍺材料之轉移特性圖 .. 66. 圖 4-21 在通道不同莫耳分率的矽鍺材料之穿隧寬度的不同 ........................ 67 ix.

(11) 圖 4-22. p 型 Tilt-Gate TFE 在汲極不同莫耳分率矽鍺材料之轉移特性圖 .. 67. 圖 4-23. Tilt-Gate TFET 元件之製程步驟 ...................................................... 69. 圖 4-24. Tilt-Gate TFET 在兩閘極不同夾的角度之結構示意圖 ................... 71. 圖 4-25. Tilt-Gate TFET 在兩閘極不同夾的角度之轉移特性圖 ................... 72. 圖 4-26. p 型 Tilt-Gate TFET 在不同閘極角度的電場分布圖 ....................... 72. 圖 4-27. n 型 Tilt-Gate TFET 在不同閘極角度的電場分布圖 ....................... 73. 圖 4-28. p 型 Tilt-Gate TFET 在不同閘極角度的穿隧機率分布圖 ............... 73. 圖 4-29. n 型 Tilt-Gate TFET 在不同閘極角度的穿隧機率分布圖 ............... 74. 圖 4-30. Tilt-Gate TFET 在不同角度的次臨界擺幅 ....................................... 74. 圖 4-31. Tilt-Gate TFET 在不同角度的開電流值 ........................................... 75. 圖 4-32. Tilt-Gate TFET 與 CMOS 的轉移特性圖比較 .................................. 75. 圖 4-33 三維 Tilt-Gate TFET 三維示意圖 ........................................................ 77 圖 4-34. (a)Double Tilt-Gate TFET 三維示意圖(b)ldrain 長度之定義 .............. 78. 圖 4-35 不同閘極間距之轉移特性圖 ................................................................ 79 圖 4-36 不同閘極間距之穿隧分布圖 ................................................................ 79 圖 4-37. p 型雙閘極與 Tilt-Gate 穿隧電晶體之轉移特性圖 ......................... 80. 圖 4-38. n 型雙閘極與 Tilt-Gate 穿隧電晶體之轉移特性圖 ......................... 80. x.

(12) 第一章緒論 1.1 研究背景與動機在科技日新月異的時代，各式各樣的電子化商品，朝向輕薄短小與多功能化之發展，積體電路 (Integrated Circuit, IC)在過去數五十年來不斷的發展與創新，並且遵循著摩爾定律 (Moore's law)的方向不斷的微縮電晶體尺寸，使電晶體能持續增加密度，提升效能，增加應用。但時至今日，互補式金屬氧化半導體 (Complementary Metal Oxide Semiconductor, CMOS)的元件微縮已經越來越接近半導體在物理尺度上的極限，製程上也遭遇到許多的困難，除了在尺寸微縮 (Scaling down)上遭遇到阻礙之外，研究過程中也發現了許多以往沒有遭遇問題，除了面臨短通道效應 (Short Channel Effects, SCE)、閘極氧化層漏電流以及效能的提升之外，因面積縮小造成的元件的臨界電壓 (Threshold Voltage, Vth)的限定上會使得元件更加難以控制，導致的元件電性擾動亦廣受注目。因此如何克服或是找尋替代的方案，亦是目前所關注的重要議題之一。為了克服微縮下的問題，目前有許多新穎的材料及結構被提出，而本論文主要探討穿隧型場效電晶體 (Tunnel Field Effect Transistor, TFET)，由於穿隧電晶體的操作機制不同於以往的金氧半場效電晶體 (Metal Oxide Semiconductor Field Effect Transistor, MOSFET)，因此可以避免像許多金氧半場效電晶體在微縮尺寸上遭受到的影響，並且穿隧電晶體擁有低於 60 mV/dec 的次臨界擺幅，以及非常小的漏電流，這些特點有利於操作電壓 (Vdd) 的微縮，降低能源消耗的問題，因此適合應用在低功率的元件中，被視為是次世代電晶體繼續微縮操作電壓和功耗的主要候選之一。但目前性能表現還是不能夠與金氧半場效電晶體相提並論，主要由於穿隧電晶體的穿隧面積太小，施加於穿隧接面的有效電場不夠大，以及尚未最佳化異質接面 1.

(13) (Heterojunction)所導致的，因此，綜合以上考量希望本論文的研究方向分為三大方向為主要探討: (1) 針對如何設計一個能夠有效利用穿隧面積與有效施加電場的穿隧電晶體結構， (2) 材料的選擇與搭配造成對穿隧電流提升的最有效異質接面結構設計， (3)最後希望本研究元件能達到操作在 Vdd=0.5 V 下時，次臨界擺幅低於 60 mV/decade，性能方面能與金氧半場效電晶體相當作為本研究的目標。. 1.2 本論文研究架構本論文依內容的安排上，共分為五章: (1). 第一章為緒論，先介紹金氧半場效電晶體發展的背景與研究的動機，再提出穿隧式電晶體的設計考量。. (2). 第二章為文獻回顧，從基本金氧半場效電晶體與穿隧式電晶體原理，並由其他文獻得知穿隧是電晶體優化方式，進而作為設計本研究的結構及優化的基礎，並且簡介本論文使用的模擬軟體。. (3). 第三章為平面型穿隧電晶體元件特討及優化，先進行一般平面穿隧電晶體的最佳化電流特性探討最為對照組，在進一步將搭配是當的材料形成異質接面來探討對元件特性的影響。. (4). 第四章為傾斜式閘極穿隧電晶體元件設計與優化，經由材料改變及結構上的設計改良，得到傾斜式閘極穿隧電晶體元件特性能優於平面型的穿隧電晶體。. (5). 第五章為結論與未來展望，並說明本研究未來更進一步的研討方向與改進。. 2.

(14) 第二章文獻回顧與理論探討本章節一開始將先探討，隨著半導體日新月異的發展，元件尺寸遵循摩爾的定律逐漸縮小，使金氧半場效電晶體得面臨一些問題，再進入本研究主題對於穿隧型場效電晶體之介紹，及對本研究相關理論探討，最後在簡述本論文所使用的模擬軟體。. 2.1 金氧半場效電晶體微縮下的瓶頸金氧半場效電晶體相較於其他電晶體，有較好的集成度，較低功率，製程相較容易，結構如圖 2-1 所示，特別適合用於被微縮，使得目前現今積體電路的基本元件，但在元件尺寸日益微縮，逐漸接觸到物理極限的問題，面對這些技術上的艱難挑戰，必須尋找更先進的技術或不同材料的解決之道，截至目前，利用三維立體閘極 (Trigate)增加閘極對通道的包覆性以提升閘極電場對通道的控制能力能夠有效地克服 20 nm 之後的短通道效應 [1]，且如此能夠進一步降低通道濃度，而達成了輕量濃度摻雜以及全空乏之通道 [2]，抑制了 RDF (Random Dopant Fluctuation)，使得 Vth Variability 降低。另一方面，引進了金屬高介電層閘極 (High-k Metal Gate, HKMG)增加氧化層物理厚度克服閘極氧化層漏電流問題 [3]，再加上多重浸潤式曝光的光學微影之助益 [4]，Trigate 電晶體已是 20 nm 之後元件結構的主要方向。但在科技應用快速發展與演變之下，更多的挑戰依然在發生著，如今科技產品的應用已經從提升單顆元件效能的時代轉變為適應移動通訊產品 (Mobile-Communication Devices)而更加關注在功耗的問題。這樣的趨勢可以從圖 2-1 觀察出來, 圖一是 Intel 公司歷年來推出的每一 Technology Node 的 CMOS Device 的驅動電流 (Ion)與操作電壓 (Vdd)之作圖，可以看到這十年來， Ion 不斷地提升，Vdd 不斷地下降。但是另一方面我們發現到了 Vdd 下降到 1V. 3.

(15) 左右之後，停頓幾個技術節點，這也反映 Vdd 微縮之不易，但是到了 20 奈米元件之後，卻開始出現相反的趨勢，Ion 不升反降到了 1 μA/μm 左右，同時 Vcc 開始緩慢地微縮了，從 1 V 到 14 奈米的 0.85 V，這是因為整個科技產業的應用從以前的桌上電腦(Desktop)或是筆記型電腦 (Laptop)等以強調效能為主的應用過渡到了以強調功耗為主的移動型應用，比如:手機 (Mobile Phone)，平板電腦 (Tablet PC or iPAD)。因為元件的動態功耗(Active Power Consumption)可以表示成 Pact=Vdd2/R。是故以降低動態功耗為最佳設計考量的話，降低 Vdd 是最有效的方式。但降低功耗 (Vdd↓)與提升效能 (Ion↑)很難同時兼具，最佳的設計就是保持一定的效能並持續降低功耗以符合移動產品之趨勢。由電晶體線性區公式 (2.1)可以得到： 𝐼𝑜𝑛 = 𝜇𝐶𝑜𝑥. 𝑊 𝐿. 1. (𝑉𝑑𝑑 − 𝑉𝑡ℎ,𝑙𝑖𝑛 − 𝑉𝑑𝑠 ) 𝑉𝑑𝑠 2. (2.1). 其中，Ion 為驅動電流，μ 為載子遷移率 (Carrier Mobility)，Cox 為氧化層電容值，W 為通道寬度，L 為通道長度，Vdd 為操作電壓，Vth,lin 為在線性區量得的臨界電壓，Vds 為汲極偏壓 [11]。而因為在線性區，Vds 通常很小，括號內的 Vds 項可以略去，Ion 正比於 (Vcc-Vth,lin)，為了確保較高的 Ion，但卻不能傷害電晶體之可靠性，必須將 Vdd 設定在 2.5 倍到 3 倍的 Vth,lin。是故，總結上述，假定 Vcc/Vth,lin 的倍數必須維持一定比值則 Vdd 的微縮將被 Vth,lin 所制約 (The Scaling Rule of Constant Vcc/Vth Ratio)。在平面電晶體的時代，為了改善短通道效應並降低汲極至源極在電晶體關閉時的漏電 (Ioff)必須提高通道摻雜濃度並且配合 Pocket(or halo) Implant 來阻斷表面下貫穿 (Substrate Punch-through)，因此 Vth,lin 通常維持在 0.3~0.4 V 左右，所以 Vdd 便被設定在 1~1.2 V 左右，很難進一步地降低。當元件演變成 Trigate 結構之後，因為閘極控制通道能力增強，次臨界擺幅 (Subthreshold Swing, S.S.)和汲集引起的能障下降(Drain-Induced Barrier 4.

(16) Lowering, DIBL)被改善，導致 Ioff 大幅降低，再加上通道濃度轉變為輕摻雜，導致 Vth,lin 可以進一步下降，從而使得 Vdd 又可以開始往下微縮了，如圖 2-2[12]，到 0.8~0.7 V 之間，但是對於 Si CMOS 元件而言，Vth,lin 是不可能無止境微縮下去的，這是因為主導 Si CMOS 元件的傳輸機制可以分為漂移電流 (Drift Current)和擴散電流 (Diffusion Current)，而後者主導了當電壓小於 Vth,lin 的微小的汲極電流，此電流亦稱為次臨界電流 (Subthreshold Current)，在這一區段的電流是跟電壓成指數正比，而其汲極電流閘極電壓的斜率倒數值定義為次臨界擺幅 [11]: 𝑆. 𝑆. ≡. 𝑑𝑉𝐺 𝑑(𝑙𝑜𝑔 𝐼𝐷. = 𝑙𝑛10 ). 𝑑𝑉𝐺 𝑑(𝑙𝑛 𝐼𝐷. = 2.3 ). 𝑑𝑉𝐺 𝑑(𝑙𝑛 𝐼𝐷 ). (2.2). 首先我們可以從次臨界擺幅公式 (2.2)中看到，汲極電流的對數值和閘極電壓成倒數關係，則代表當次臨界擺幅越小，在相同電壓條件下能夠產生更大的汲極電流變化量，而當在固定的環境溫度下，次臨界擺幅存在一個極小值，對於 Si CMOS 元件而言，在室溫下為 60 mV/decade。因為 Vth,lin 是定義在能夠使金氧半場效電晶體通道電流導通的電壓下限，必須要求電流在 0 V (off-state)與在 Vth,lin 時具開關特性，通常電流比值必須大於 104 倍，也就是，Vth,lin>4‧S.S.。假設 S.S.=60 mV/decade，那麼 Si CMOS 元件的 Vth,lin 的微縮下限將被限制在 0.24 V 左右，再依據 The Scaling Rule of Constant Vcc/Vthratio，Vdd 的微縮下限也將被限制在 0.6~0.72 V 之間，無法再進一步微縮了。如果再考慮 DIBL 效應，亦即 Vth,sat(在 Vds=Vdd 量得的 Vth)必須大於 0 V，則 Vdd 則需要進一步增加。綜合以上所述，在移動技術興起的現今，降低功耗日益比提升效能更為重要，而降低功耗最有效的方式是直接降低 Vdd，根據 The Scaling Rule of Constant Vdd/Vth ratio，Vdd 的微縮下限是被 Vth 所制約的，而為了保持一個良好開關特性，臨界電壓的微縮被次臨界擺幅所限制，因此為了能夠讓未來的元件操作在 Vdd=0.5 V 以下，必須開發出次臨界擺幅低於 60 mV/decade 的元 5.

(17) 件才有可能實現。. 圖 2-1. 金氧半場效電晶體結構示意圖(a)n 型(b)p 型. 6.

(18) 圖 2-2. Intel CMOS technology 歷年來 Vdd 與 Ion 之比較圖. 圖 2-3. Trigate 與 planar 的 IdVgs 特性曲線圖[12]. 7.

(19) 2.2 穿隧型場效電晶體綜合上小節可以得知，未來在次世代電晶體技術微縮操作電壓 (Vdd)和功耗下，必須符合次臨界擺幅低於 60 mV/decade 的物理特性，根據文獻的回顧目前最有符合這個要求的就是穿隧電晶體。穿隧電晶體目前在應用於低功率元件中的發展是相當有潛力的，除了有極小的次臨界擺幅，並且漏電流方面也能有效的抑制，這些優點適合於操作電壓的微縮及能源消耗的問題。但在目前的穿隧電晶體也還有許多地方需要克服，如驅動電流太低、及製程方面還有許多需解決的地方，這些都是穿隧電晶體在發展上需要克服的目標。本小節將對本論文的重點穿隧型場效電晶體之構造、操作機制、穿隧理論及重要特性開始介紹，再進一步為了提升穿隧型電晶體元件性能，吾人以下將簡短扼要地重要回顧近幾年許多團隊在穿隧型電晶體領域的研究，並且結合基本理論，使本研究的元件性能能夠提升。. 2.2.1 基礎穿隧理論穿隧型場效電晶體的導通與否和穿隧機率 (Tunneling Probability,T(E)) 有關係，因此電子的穿隧機率與元件輸出特性有很大的關聯性，使用 WKB 近似法 (Wertzel-Kramers-Brillouin Approximation)推導出穿隧機率如公式 (2.3)所示 [13]： 𝑇(𝐸 ) = 𝑒𝑥𝑝 (−. 4√2𝑚∗ 𝐸𝑔 3/2 𝜀𝑆𝑖 𝑡 𝑡 ) ∆𝛷 ̅ (𝐸𝑔 +∆𝛷) √𝜀𝑜𝑥 𝑜𝑥 𝑆𝑖 3|𝑒|ℎ. (2.3). 其中，m*為等效質量 (Effective Mass)，Eg 為能隙 (Energy Gap)，e 為電子電量 (Electron Charge)，h̅為約化普朗克常數 (Reduced Plank’s Constant)， ΔΦ 為穿隧發生處的相對能隙差，εSi、εox、tSi、tox 分別為矽與氧化層的介電常數以及厚度。由於穿隧發生處的相對能隙差是由閘極偏壓所控制，再從公式 (2.3)可得知，偏壓的電場與穿隧機率程指數關係，如此一來當元件導通， 8.

(20) 加偏壓至穿隧位置時，代表在穿隧位置的偏壓差越大，穿隧機率將以指數倍的速度提升，瞬間就能產生較大的穿隧電流，因而改善次臨界擺幅，使得穿隧電晶體的開關性能大大提升。接著，更進一步的從公式 (2.3)的參數可以看到，穿隧電晶體跟傳統的金氧半場效電晶體有相同的優化方式，如降低等效質量來提升載子遷移率、使用高介電係數材料及氧化層厚度減少來增加氧化層電容值；並如果想再更進一步的增加穿隧機率也可以使用能隙較小的材料，主要由以上所述的方式來增加穿隧機率。. 2.2.2 穿隧電晶體操作機制首先從結構來看，傳統金氧半場效電晶體跟穿隧電晶體結構大致相同，差異在摻雜類型的位置不同，金氧半場效電晶體的源極與汲極摻雜類型相同，但與通道的區域摻雜類型相反，而穿隧電晶體的元件部分，源極、通道及汲極的摻雜分佈形成 p-i-n 或 n-i-p 的形式，如圖 2-4 為一般型平面的 n 型與 p 型穿隧電晶體元件結構示意圖所示，當穿隧電晶體在零偏壓未導通時，能帶分佈會成如圖 2-5 的黑色實線，可以看在不同摻雜區域的接面處會形成較高的能障及較大穿隧寬度的特性，其較高的能障會導致 n+型區中的多數電子或 p+型區中的多數電洞很難越過能障因而無法導通，並且大穿隧寬度則造成載子很難在不同摻雜區域的接面處形成穿隧，利用這兩個原因來使得穿隧電晶體能夠在關狀態時有極小的漏電流，這也就是主要能優於金氧半場效電晶體有更小的漏電流主要原因。而在操作機制上穿隧電晶體有別於傳統的金氧半場效電晶體是靠大量載子來形成導通，而是在閘極受偏壓施加之後，能帶形成向上或向下拉扯，使得在不同摻雜區域的接面處的穿隧寬度及能障高度縮短，因而產生能帶至能帶穿隧 (Band-to-Band Tunneling)，如此產生穿隧電流，接著我們利用圖 2-5 分別是 n 型與 p 型的 TFET 的能帶圖來詳細解釋說明穿 9.

(21) 隧效應 (Tunneling Effect)。先從 N 型穿隧電晶體來看，元件摻雜分佈形成 p-i-n 的形式，當閘極施加正偏壓如能帶圖中的紅色虛線，如圖 2-5(a)所示，在 i 通道的能帶受偏壓影響而往下拉，使得 i 通道的價電帶 (Valence band)電子有機會因使得在通道表面與 p+區域的接面處能帶形成很窄，並且通道中的價電帶高於 p+區域的導電帶，使得在接面能隙產生能帶至能帶穿隧進入 p+ 區域的導電帶 (Conduction Band)，如此產生穿隧電流。相同的原理，在 P 型穿隧電晶體中，元件摻雜分佈形成 n-i-p 的形式，是當閘極給予負偏壓，使得 i 通道的能帶受負偏壓影響而往上抬升，造就 i 通道與 n+區域的接面處能帶形成很窄，如圖 2-5(b)中紅色虛線，可以看到 i 通道的價電帶高於 n+區域的導電帶，造成穿隧效應發生，由上面所述可以得知，當調變閘極的偏壓大小可以影響穿隧寬度的距離，以至於控制穿隧機率的發生。. 10.

(22) 圖 2-4. 穿隧電晶體結構示意圖(a)n 型(b)p 型. 圖 2-5 穿隧電晶體能帶分佈圖(a)n 型(b)p 型. 11.

(23) 2.3.3 穿隧電晶體基本特性與性能優化亦由於穿隧電晶體有別於傳統金氧半場效電晶體，兩者操作機制並不同，因此常見的飽和電流公式(公式 (2.1))並不適用在穿隧電晶體上，而是使用 Zener Tunneling 來描述，如穿隧電流公式 (2.4)所示 [14]： 𝐵. 𝐼𝑡 = 𝑎𝑟𝑒𝑎 ∙ 𝐴𝑉𝑒𝑓𝑓 𝜀 ∙ 𝑒𝑥𝑝 (− ). (2.4). 𝜀. 𝐴=. √2𝑚∗ 𝑞3 ̅ 2 𝐸𝑔 1/2 4𝜋 2 ℎ. (2.4a). 𝐵=. 4√2𝑚∗ 𝐸𝑔 3/2 ̅ 3𝑞ℎ. (2.4b). 其中， area 是穿隧面積， Veff 為穿隧發生處的 p-type 的費米能階 (Fermi-Level)和 n-type 的費米能階相對差值，ε 為所施加的電場，A、B 擇依次為線性穿隧常數與指數穿隧常數。接著將公式 (2.4)帶入次臨界擺幅公式 (2.2)可以看到： S. S. = (d log 𝐼𝑑 /d 𝑉𝑔𝑠 )−1 = ln 10 (. 1. 𝑑𝑉𝑒𝑓𝑓. 𝑉𝑒𝑓𝑓 𝑑𝑉𝑔𝑠. +. 𝐸+𝐵 𝑑𝐸 𝐸 2 𝑉𝑔𝑠. −1. ). (2.5). 從公式 (2.5)來看 Vgs 和 S.S.的關係，而對於矽而言，B 約為 3~4 MV/cm，假設為 3.5 MV/cm，則我們可以透過概算得到表 2-1，從中發現 S.S.是與 Vgs 呈現相依的，當 Vgs 比較小時，次臨界擺幅可以得到小於 60 mV/decade，所以希望元件特性次臨界擺幅擁有低於 60 mV/decade 的情況下，則 Vgs 必須在操作在低電壓。更進一步的將公式 (2.4)帶入泰勒展開式簡化後可以得到： 𝐵. 𝐼𝑡 = 𝑎𝑟𝑒𝑎 ∙ 𝐴𝑉𝑒𝑓𝑓 𝜀 ∙ (1 − ) = 𝑎𝑟𝑒𝑎 ∙ 𝐴𝑉𝑒𝑓𝑓 (𝜀 − 𝐵). (2.6). 𝜀. 並從上式可以看出穿隧電流與穿隧面積相關，若先不考慮面積的因素，對公式 (2.6)進行單位分析整理後得到： 𝐼𝑡 = 𝑎𝑚𝑝 ∙ 𝑐𝑚−2 =. 𝐹 𝑐𝑚2. ∙. 𝑐𝑚 𝑠𝑒𝑐. ∙. 𝑣𝑜𝑙𝑡 𝑐𝑚. = 𝐶𝑜𝑥 𝑉𝑠𝑎𝑡 (𝑉𝑔 − 𝑉𝑇 ). 1 𝑐𝑚. (2.7). 經由上述的公式整理，當不考慮元件寬度與穿隧面積時，可以得到穿隧 12.

(24) 電流與金氧半場效電晶體電流相似的地方： 𝐴𝑉𝑒𝑓𝑓 ~𝐶𝑜𝑥 𝑉𝑠𝑎𝑡 、 𝐵~𝑉𝑇. (2.8). 最後回到公式 (2.4)可以發現，前因子項主要影響穿隧電晶體的性能，指數因子項則是影響次臨界擺幅的參數，因此若想要得到理想的穿隧電流特性，線性穿隧常數越大越好，而指數穿隧常數則是越小越好，從公式 (2.4a)、 (2.4b)去看，其中線性穿隧常數與能隙平方根成反比，指數穿隧常數與能隙成正比。因此，將可以選取能隙較小的材料，如矽鍺、鍺及 III-V 族等材料搭配與選擇，試圖降低能隙，以降低指數穿隧常數 B，及提升線性穿隧常數 A，更進一步的從穿隧機率公式 (2.3)，降低能隙也能使穿隧機率提高。接著根據目前許多穿隧電晶體的研究，都發現驅動電流 (Ion)還是無法超越金氧半場效電晶體的驅動電流，由 (2.4)得知 It 正比於其穿隧面積，亦即當有效面不夠大時，It 無法提升，因而我們希望透過結構及穿隧方式改變，來增加穿隧面積，使得 It 值也能增加。最後，由 (2.4)得知，It 與外部電場成線性正比，因此當外部電場能更有效地施加在能帶至能帶穿隧的區域則更有效提升其穿隧電流。根據上述，知道目前要提升穿隧電晶體的性能，可以朝向這幾個方向著手，以下參考一些與本論文相關的文獻及原理做整理及回顧。表 2-1 根據 Zener tunneling equation 得到的穿隧電晶體的 S.S.概算結果. Vgs (V). E (MV/cm). Veff (mV). S.S. (mV/dec). 0. 3.40. 16. 35.1. 0.01. 3.42. 26. 51.5. 0.02. 3.44. 35. 60.9. 0.03. 3.47. 45. 81.4. 13.

(25) 2.3.3.1 性能優化設計由於穿隧電晶體是對稱 (Symmetry)元件，即如果在閘極施加正向偏壓， p-i-n 中的 i-n junction 產生能帶至能帶穿隧，但如果在閘極施加負向偏壓，則 i-p junction 亦會產生能帶至能帶穿隧，這將使得穿隧電晶體失去了單向整流的特性，因此最初的研究集中在如何將對稱的特性轉變為非對稱的特性 (Asymmetry)，主要的方法是在穿隧電晶體的源極或汲極施打單邊 Pocket 方式來破壞其對稱性 [15-16]，讓穿隧電晶體成為非對稱結構。從文獻 [15]得知，一般平面型穿隧電晶體如圖 2-6 (a)所示，作者在位於源極與通道的接面處施打不同類型的 pocket 如圖 2-6 (b)所示，不僅可以破壞元件的對稱性又可以調整接面的能帶提升載子穿隧效能，是因為從圖 2-7 能帶圖看到有無施打 Pocket 的差異性，可以發現到 Pocket-TFET 相對於傳統的穿隧電晶體，在位於源極與通道的接面處，能帶彎曲會變得可陡峭，使穿隧寬度距離縮短，以至於能提升穿隧機率。根據圖 2-8 為傳統穿隧電晶體轉移特性圖與圖 2-9 是 Pocket-TFET 轉移特性圖，發現此篇文獻做扯將降低汲極的摻雜濃度，以及使用 Pocket-TFET 元件，可以有效的抑制正偏壓操作下的穿隧電流，並且相對於傳統的穿隧電晶體，在次臨界擺幅及電流開關比值 (Ion/Ioff Ratio)特性上能明顯的變好，達到本篇文獻最終目的，利用施打不同類型的 pocket 調變穿隧接面達成非對稱性結構且能夠提升驅動電流之穿隧電晶體。. 14.

(26) 圖 2-6 (a)Pocket-TFET 之結構圖 (b)傳統穿隧電晶體之結構圖[15]. 圖 2-7 傳統穿隧電晶體與 Pocket-TFET 之能帶圖[15]. 15.

(27) 圖 2-8 傳統穿隧電晶體之轉移特性圖[15]. 圖 2-9 Pocket-TFET 之轉移特性圖[15]. 16.

(28) 改善穿隧電晶體的單向整流特性後，為了進一步提升效能，各種技術也被提出探討。傳統穿隧電晶體元件是利用同種材料製作，屬於同質接面 (Homojunction)，如要使穿隧區域的能帶產生相對位置改變，只能藉由摻雜不同的類型及濃度來改變。因此希望元件在發生穿隧的位置利用兩種晶格常數匹配，能隙大小不同的兩種材料所組成，形成異質接面 (Heterojunction)，如此一來能使穿隧區域的能帶產生較大的相對高度差，並且當開狀態時可以減少穿隧能障的高度與寬度，使穿隧機率能增加，以至於元件開狀態電流能大幅的提升。如圖 2-10 所示為常見的不同類型異質接面對準方式，主要分為三類，第一類因為低能帶材料被包含在高能帶材料中，必須施加較大的電壓才能夠讓兩個異質能帶錯開，不適合穿隧電晶體的應用; 第三類因為在平衡狀態兩邊材料即產生錯開的能帶差，雖然更有利於穿隧電流導通，但相反地，平衡狀態下的漏電大增，不適合數位電路需要的元件之應用;最後第二類，雖然平衡態已經有錯開的能帶，但兩邊的能隙還是相連，能夠有效阻擋平衡態下的漏電流，在施加電壓後也能輕易地增加錯開的能帶，有利於穿隧電流之導通。因故總而言之，對於穿隧電晶體而言，必須是第二類的異質接面才能做為數位元件之應用，所以本論文後續在選取材料上，吾人會採用屬於第二類的半導體材料搭配，如圖 2-10(b)。. 圖 2-10 不同類型之異質接面示意圖 17.

(29) 圖 2-11 [17]為一般平面型的非對稱矽鍺異質接面穿隧電晶體元件，在位於源極的地方將純矽換較小能隙的材料為矽鍺，這邊去探討矽鍺磊晶層在不同鍺的濃度下與純矽的元件特性圖比較，如圖 2-12 所示。可以看出上述 Si(1-x)Ge(x)中三種 X 不同大小值的轉移特性圖關係，可以發現從紅色線純矽，隨著鍺的濃度提升，X=0.2 (即為 Si0.8Ge0.2)綠色線，到最後藍色的 X=0.5 (即為 Si0.5Ge0.5)，元件的開電流值明顯地往上提升，藍色與紅線相比大概能有 3 個數量級的提升，並且次臨界擺幅也隨著鍺的濃度提升，次臨界擺幅值往下降，到最後 Si0.5Ge0.5 次臨界擺幅變得非常陡峭，代表這個元件開關特性非常好。由於特性會有如此的改變，可以從圖 2-13 來進一步觀察。圖中為 Si0.5Ge0.5 與純矽在開狀態下的能帶圖相比較，由於隨著鍺濃度的提昇會使得矽鍺的能隙變小，所以可以看到 Si0.5Ge0.5 藍色線與純矽元件紅色線相比不管是能障高度或是寬度下，都能明顯的縮小，使得 Si0.5Ge0.5 元件的穿隧機率能明顯提高，以至於開電流及次臨界擺幅能有優越的表現。. 圖 2-11 平面型 TFET 於源極使用矽鍺材料[17]. 18.

(30) 圖 2-12 不同莫耳分率的矽鍺材料之轉移特性[17]. 圖 2-13 矽鍺元件與純矽元件在開狀態的能帶圖[17] 19.

(31) 除了矽鍺與矽的異質接面外，由於 III-V 族材料擁有較小的能隙並且屬於直接能隙 (Direct Bandgap)，目前許多文獻也在討論 III-V 族材料的異質接面對穿隧電晶體帶來的影響。III-V 族材料某些材料因為具有很高的電子遷移率 (InAs, InGaAs, GaAs)或很高的電洞遷移率 (Sb based III-V material)，使得其在高頻率和天線上的應用扮演很重要的角色，近年來，因為工藝的進步，研究者得以很好地處理 III-V 族和其閘氧化物介面缺陷的問題，而使得有關 III-V 族的金氧半場. 效電晶體受到很大的注目[18-19]。是低操作電壓但高效能元件的未來候選者之一，而穿隧電晶體亦為金氧半場效電晶體家族之一員，是故引入 III-V 族來進一步提升其效能以及降低操作電壓是穿隧電晶體研究的未來之趨勢。根據文獻，元件組. 成是使由雙閘極 (Double-Gate)結構搭配 III-V 族材料 GaSb-InAs 形成異質接面穿隧電晶體 (Heterojunction TFET, HTFET)，如圖 2-14 所示。HTFET 是將傳統平面式的穿隧電晶體結構，在中間部分上下都形成閘極，因此相較於以往的穿隧電. 晶體結構，穿隧面積可以增一倍，如此以來根據穿隧電流公式，穿隧面積正比於穿隧電流，所以利用雙閘極結構能使穿隧電流提升，更進一步，從圖 2-15 得知此. 元件的能帶分布圖，是屬於前面所提的不同類型異質接面對準方式的第二類型，在關狀態下能抑制漏電流，稍微施加偏壓就能使能帶錯開，易助於穿隧電流導通。因此，當操作電壓在低電壓時，從圖 2-16 中發現此元件能優於純矽鰭式電晶體，並且在次臨界擺幅上能有明顯的改善。. 圖 2-14 雙閘極 HTFET 搭配 III-V 族材料之結構圖[18]. 20.

(32) 圖 2-15 雙閘極穿隧電晶體之能帶圖[19]. 圖 2-16 純矽鰭式與雙閘極穿隧電晶體之轉移特性圖[18] 21.

(33) 上述文獻主利用較小能隙的材料，來提升穿隧性能，而接下來幾篇 [20-22]主要探討元件結構的改良，使穿隧方式改變以至於元件特性能更進一步的提升。從圖 2-17 (a)為一般標準平面型的穿隧電晶體，穿隧電流與電場方向垂直，屬於側向穿隧。代表在穿隧機制只會發生在能帶錯開的端點上，以至於元件特性無法提升。而此研究將平面型的穿隧電晶體進行改良，在製程上製作完源極後，再多磊晶一層當在通道，並且源極的位置會延伸至閘極下方，形成交疊，如圖 2-17 (b)所示，從圖方向此時穿隧電流與電場方向形成平行，稱作為平行電場穿隧電晶體(Parallel Electric Field TFET, PE TFET)，因此從原本的側向穿隧變成垂直穿隧，以至於穿隧區域變大，使此元件性能因此能提升，從圖 2-18 所示，再開電流狀態能大概有十倍的提升，並且漏電流也能抑制住，再更進一步的改良平行電場穿隧電晶體，從原本只有通道上方有閘極，改變成在通道的外側都擁有閘極，形成三面的包覆，稱作為合成電場穿隧電晶體 (Synthetic Electric Field TFET, SE TFET)如圖 2-19，因此對通道控制能力能有效地提升，並且因為邊角效應 (Corner Effect)造成角落電場集中且放大的情況，從圖 2-20 可以明顯證實，因此根據前面公式得知電場與穿隧電流公式成正比，因此有閘極包覆的元件相對於只有一面閘極的比較，電流特性能有 10~100 倍的提升。. 圖 2-17 (a)一般平面 TFET 之結構圖 (b)平行電場 TFET 之結構圖[20] 22.

(34) 圖 2-18 平面型與平行電場穿隧電晶體之轉移特性圖[21]. 圖 2-19 合成電場穿隧電晶體之結構圖(a)立體圖(b)側向圖[22]. 23.

(35) 圖 2-20 合成電場穿隧電晶體之電場強度圖[22]. 圖 2-21 平行電場與合成電場穿隧電晶體之轉移特性圖[22]. 24.

(36) 除了文獻提到使用 Trigate 形式來增加穿隧電流，而更進一步有研究團隊，提出全環繞閘極 (Gate-All-Around)運用在穿隧電晶體結構上，將一般橫向平面型的穿隧電晶體元件，改變成垂直方向，整個元件的矽基板為直立圓柱形狀，汲極位於上方，源極為下方並且被通道層包覆住，再被閘極完全圍繞住，如圖 2-22 所示[23]，稱做全環繞閘極穿隧電晶體 (Gate-All-Around TFET, GAA TFET)在任何剖切面都形成閘極-通道-源極，使得增加穿隧面積，因此元件的電流特性能因此提升。而這邊主要去探討位於閘極與源極之間的通道厚度 (tch)，先觀察元件通道與源極交疊地方的能帶圖，如圖 2-23 所示，發現隨著通道厚度從 1 奈米至 9 奈米的增加，清楚的可以看到穿隧能障寬度會隨著元件通道增加，而使度寬度距離也變長，因此會降地元件穿隧機率，使得元件特性下降。接續去探討不同通道厚度對次臨界擺幅以及開電流的影響，如圖 2-24 所示，再不管任何通道厚度情況下，此元件的次臨界擺幅都能低 60 mV/decade，在通道厚度較薄時，次臨界擺幅會變得更陡峭，而且在開電流值部分，隨著通道厚度變薄，造就穿隧能障寬度降低，使得穿隧機率提高，因此在通道厚度較薄部分相較於後的能有較好的電流特性。. 圖 2-22 全環繞閘極穿隧電晶體之模擬結構圖[23]. 25.

(37) 圖 2-23 通道厚度對能帶圖之差異[23]. 圖 2-24 通道厚度對開電流以及次臨界擺幅之影響[23]. 26.

(38) 2.3 邊角效應探討本論文研究的重點是希望能夠將外部電場有效施加位於能帶至能帶穿隧的區域上，使得元件特性能提升，而吾人將搭配邊角效應 (Corner Effect) 來對兩閘極所夾角角度對元件特性的探討。而這邊將對邊角效應進行簡單的介紹。根據靜電學中的邊值問題[24]，我們可以看到當在兩個導電平面下以 β 角相交，並且假設兩個平面保持電位勢 V，如圖 2-25，利用極座標 (ρ，) 寫出拉普拉斯方程式: 1 𝜕 𝜌 𝜕𝜌. (𝜌. 𝜕𝛷 𝜕𝜌. )+. 1 𝜕2 𝛷. =0. 𝜌2 𝜕2. (2.9). 一般通解為. Ф(𝜌, ) = 𝑉 +. 𝑚𝜋. 𝛽 ∑∞ 𝑚=1 𝑎𝑚 𝜌. sin (. 𝑚𝜋 𝛽. ). (2.10). 式子 (2.10)中，這邊我們主要是探討在 ρ=0 附近的電位勢，因此當 ρ 足夠小時，級數的第一項是最重要的，則通解變為: 𝜋 𝛽. 𝜋. Ф(𝜌, ) ≅ 𝑉 + 𝑎1 𝜌 sin ( ). (2.11). 𝛽. 電場強度分量為: 𝐸𝜌 (𝜌, ) = −. 𝜕Ф 𝜕𝜌. ≅−. 𝜋𝛼1 𝛽. 𝜋. −1. 𝜌𝛽. 𝜋. sin ( ) 𝛽. { 𝜋 1 𝜕Ф 𝜋𝛼 −1 𝜋 𝐸 (𝜌, ) = − ≅ − 1 𝜌𝛽 cos ( ) 𝜌 𝜕𝜌. 𝛽. (2.12). 𝛽. 從幾何的對稱性，我們可以得知當在 Ф=0 及 Ф=β 處的面電荷度相同，因此 (2.12)近似於: σ(𝜌) = 𝜀0 𝐸 (𝜌, 0) ≅ −. 𝜋𝜀0 𝛼1 𝛽. 𝜋. −1. 𝜌𝛽. 𝜋. −1. ∝ 𝜌𝛽. (2.13). 根據公式 (2.13)，在 ρ=0 的附近，面電荷密度分量和電場強度都按照 ρ(π/β)-1 隨距離而變化。圖 2-26 所示，兩個導電平面以不同 β 角度相交下的電 27.

(39) 場強度與 ρ 的依賴關係。在 β 很小時，ρ 的冪變得很大，這種情況下基本上不會有電荷累積。當 β=π 時，相當於平坦的平面，這時電場量的變化與距離 ρ 沒有關係。而當 β=2π 時，就如同天線般，再端點處的電場強度為最大。則當 β>π 時，兩個平面所夾的角度變為菱角，而當 ρ→0 時，ρ 與分量成反比，則表示越接近兩個夾角的端點，周圍電場分量會較大，可以如圖 2-27 所示，看到實際的模擬情形，在兩個閘極夾角端點的周圍，相較於旁邊平面兩側，電場值較大 (如圖 2-27 中紫色圈起來為電場值最大)，因此本論文後面將運用此觀念對本研究元件進行深入探討。. 圖 2-25 兩個導電平面以角相交的二維拐角. 28.

(40) 圖 2-26 不同角度下電場強度與距離 ρ 的變化關係. 圖 2-27 β 為 3π/2 下實際的電場模擬 29.

(41) 2.4 TCAD 模擬軟體簡介根據前面的文獻回顧，可以得知穿隧電晶體具有許多優點相對於金氧半場效電晶體，因此希望本研究能夠模擬設計出一個擁有次臨界擺幅低於 60 mV/decade 之高效能穿隧電晶體，而本論文透過 Synopsys® Sentaurus 來進行穿隧電晶體模擬，利用 Sentaurus Device Editor 來建立元件結構，接著使用 Sentaurus Device 來模擬元件的電流-電壓特性，本小章將簡單介紹此軟體以及相關的模擬工具。現今元件模擬相對於半導體製程中是非常重要的，並可先預測元件在任何溫度、偏壓的操作特性，在開發新半導體元件時能先知道元件特性、結果，提前做改善，而半導體製程與元件模擬軟體 (Technology Computer Aided Design, TCAD)在半導體製程中扮演著相當重要的地位，原因在於 TCAD 是利用半導體元件物理作為基礎，透過數值運算所得到的結果，如此一來能夠針對不同類型的結構建立或是不同偏壓下的電場與製程方式進行模擬等等，也能夠對元件的參數進行優化設計，大幅的降低了，減少製程上的消耗的成本及時間。本研究使用的模擬軟體 Sentaurus TCAD 是由新思 (Synopsys)科技公司開發的可製造性設計 (Design for Manufacturing, DFM)軟體。可以用來進行積體電路的製程、元件物理特性與電路特性相關的模擬[25]。下面將對本論文所使用的工作平台和元件結構編輯工具及電特性模擬工具做基本的介紹。. 2.4.1 工作平台工作平台 (Sentaurus Workbench, SWB)，用來提供作業視窗之軟體，主要整合所有 Sentaurus 的模擬軟體，以及自動執行參數的項目，使得模擬上 30.

(42) 更加方便和迅速[25]。. 2.4.2 元件結構編輯工具元件結構編輯器 (Sentaurus Device Editor, SDE)，用來建立或是編輯二維和三維的元件結構，如圖 2-28 所示。在操作 SDE 中，使用者可以利用兩種方式來建立結構，一種為寫指令 (command-File)，直接輸入，另一種則是圖形化輔助使用者操作介面 (Graphical User Interface, GUI)來產生或是編輯元件結構，兩種都同時設定元件的摻雜分布與網格條件[25]，建立出模擬的元件。在本論文中，是採取寫指令來建立結構，元件結構編輯的詳細流程如下： 1.建立元件的幾何結構圖形 2.設定元件的電極位置分佈 3.設定摻雜分佈的濃度與區域 4.設定不同區域的網格大小. 圖 2-28 使用 SDE 設計之三維幾何結構 31.

(43) 2.4.3 電特性模擬工具電特性模擬工具 (Sentaurus Device)內建一維、二維和三維之元件物理模型，利用數值求解一維、二維和三維的波松方程式 (Poisson's Equation)、連續方程式 (Continuity Equation)和傳輸方程式 (Transport Equation)，可以準確預測元件內的電參數以及電特性[25]。公式如下: 波松方程式: ∇ε∇φ = −q(𝑝 − 𝑛 + 𝑁𝐷 − 𝑁𝐴 ) − 𝜌𝑡𝑟𝑎𝑝. (2.14). 其中，ε 為介電系數，q 為電子帶電量，n 為電子濃度，p 為電洞濃度， ND 為施體濃度，NA 為受體濃度，ρtrap 為陷阱電荷密度。傳輸方程式: ∇𝐽𝑁 = 𝑞𝑅𝑛𝑒𝑡 + 𝑞. 𝜕𝑛. (2.15). 𝜕𝑡. −∇𝐽𝑃 = 𝑞𝑅𝑛𝑒𝑡 + 𝑞. 𝜕𝑝 𝜕𝑡. (2.16). 其中，Rnet 為電子電動複合率，Jn 為電子電流密度，Jp 為電洞電流密度。傳輸方程式: 𝐽𝑁 = −𝑞𝑛𝜇𝑁 ∇𝜑𝑁. (2.17). 𝐽𝑃 = −𝑞𝑛𝜇𝑃 ∇𝜑𝑃. (2.18). 其中，𝜇n 為電子漂移率， 𝜇p 為電洞漂移率，𝜑n 為電子電位勢，𝜑p 為電洞電位勢。在現今微小尺寸，穿隧效應已經成為一個非常重要的效應，Sentaurus Device 中提供三種穿隧模型，如: 動態非局部路徑能帶穿隧模型 (Dynamic Nonlocal Path Band-to-Band Model)、直接穿隧模型、Fowler-Nordheim 穿隧模型。而動態非局部路徑能帶穿隧模型是根據動態的能帶輪廓定義穿隧的路徑，並不是先預定的非局部區域網格，因此適合用在非均勻電場下的穿隧能障，以及異質接面上的穿隧計算[26]，是本次論文中最主要的物理模型。. 32.

(44) 第三章. 平面型穿隧電晶體元件特討探討及優化. 本論文之目標是利用模擬軟體設計出一個擁有次臨界擺幅低於 60 mV/decade 之高效能穿隧電晶體元件的結構，因此，先利用傳統平面純矽的穿隧電晶體作為對照組 (Control sample)，再由材料互換及結構上形成異質接面及穿隧方式的改變，來進行優化本論文的穿隧電晶體元件，最後並跟對照組之電特性結果進行比較，證實具有異質接面與垂直結構能夠有效提升 TFET 特性。下面將對 n 型與 p 型兩種不同類型的 TFET 特性分別進行探討。. 3.1 傳統平面元件探討首先，吾人先透過一般的平面型純矽穿隧電晶體，如圖 3-1 所示，來探討基本參數對穿隧電晶體的傳輸特性之影響，本節主要探討在模擬調變不同的元件參數:如不同介電層厚度、摻雜濃度、通道長度，探討基本參數對穿隧電晶體元件的電特性之影響。從初步模擬的結果來觀察，當去調變閘極氧化層，亦即等效閘極氧化厚度 (Equivalent Oxide Thickness，EOT)，分別使用 1 奈米、1.5 奈米和 2 奈米三種不同的等效閘極氧化厚度條件進行模擬，對於平面型純矽穿隧電晶體而言，等效閘極氧化厚度越小，則對驅動電流的提升更明顯，如圖 3-2、3-3 分別為兩種類型的轉移特性圖所示，並且當隨著厚度變小，也能使臨界電壓的絕對值及次臨界擺幅而減少，是因為在當閘極氧化層厚度減少使得閘極只需要稍微施加偏壓，就能使穿隧效應發生，因此在漏電流可以接受範圍下，希望閘極氧化層厚度越薄越好，能使元件性能得到較好的特性。另外，通道長度部分，分別使用 10 奈米、20 奈米、50 奈米和 100 奈米四種不同的通道長度進行模擬，可以從圖 3-4、圖 3-5 觀察到，兩種類型都在通道長度小於 20 奈米之後，都會因為 pin (or nip)的雪崩崩潰 (avalanche 33.

(45) breakdown)將取代 zener breakdown 成為主要的傳輸機制造成漏電流增加的短通道效應。更進一步地，去探討摻雜濃度部分，分為源極、通道、汲極三個部份的摻雜。先看改變源極摻雜濃度，分別 5E19、1E19、5E19 和 1E20 四種不同濃度進行模擬，可以從圖 3-6、3-7 兩種類型觀察到臨界電壓的絕對值及次臨界擺幅皆隨著摻雜濃度增加而減少，主要原因是在於穿隧電晶體的穿隧機制發生在源極與通道接面，當摻雜濃度增加時，源極的能帶位置會更遠離通道的能帶，如此一來，源極價電帶與通道導電帶之間的能障高度減少，是故閘極只需要施加一點的偏壓，就能夠發生穿隧效應，並且在穿隧寬度會隨著濃度增加，使得穿隧寬度減少，可以從圖 3-8、3-9 清楚的觀察到，以至於穿隧機率提高，元件特性也因此變好。而在汲極摻雜濃度部分的改變，也是在相同濃度條件下進行模擬，由於發生穿隧的位置是在源極與通道的接面，以至於當在通道長度夠長情況下，可以看到如圖 3-10、3-11 兩種類型穿隧電晶體轉移特型圖都沒有隨著汲極摻雜濃度的改變而有變化。最後，看通道濃度的改變，分別為 1E15、1E16 和 1E17 三種不同的濃度進行模擬，由於通道濃度與源極濃度相比，濃度低上許多，源極與汲極皆屬於重摻雜，因此在通道濃度改變對元件特性並不會照程太大差異，如圖 3-12、3-13 所示。從上面三個不同位置的摻雜濃度改變，可以清楚得知源極濃度的改變是影響元件特性度主要原因，因此在往後在設計元件上源極濃度為主要重要參數之一。綜合以上可以得知，對於平面型純矽穿隧電晶體而言，閘極氧化層越薄 (等效閘極氧化厚度越小)、通道越短、汲極濃度越濃，則越能提升 TFET 之驅動電流，因此在這個基礎上，吾人將利用表 3-1 來做為平面型純矽 TFET 的元件設計參數，電流特性如圖 3-14 所示，並且將後面設計的元件定義通道在二十奈米，等效閘極氧化厚度為 1 奈米，與平面型純矽穿隧電晶體控制組進行比較。 34.

(46) 圖 3-1 平面型純矽穿隧電晶體元件結構(a)n 型(b)p 型. Id (A/m). 1E-9. EOT: 1 nm 1.5 nm 2 nm. 1E-11. 1E-13. 1E-15. 1E-17 -0.6. Vds = 0.5 (V) -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-2. n 型穿隧電晶體在改變閘極氧化層厚度的轉移特性. 35.

(47) Id (A/m). 1E-9. EOT: 1 nm 1.5 nm 2 nm. 1E-11. 1E-13. 1E-15. 1E-17. Vds = -0.5 (V). 1E-19 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-3. p 型穿隧電晶體在改變閘極氧化層厚度的轉移特性. Id (A/m). 1E-8. 1E-10. 1E-12. Lch: 10 nm 20 nm 50 nm 100 nm. 1E-14. 1E-16. Vds = 0.5 (V) 1E-18 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-4. n 型穿隧電晶體在改變通道長度的轉移特性 36.

(48) Id (A/m). 1E-9. 1E-11. Lch: 1E-13. 10 nm 20 nm 50 nm 100 nm. 1E-15. 1E-17. Vds = -0.5 (V). 1E-19 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-5. Id (A/m). 1E-9. 1E-11. p 型穿隧電晶體在改變通道長度的轉移特性. Source Doping: 5e18 1e19 5e19 1e20. 1E-13. 1E-15. 1E-17. Vds = 0.5 (V) 1E-19 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-6. n 型穿隧電晶體在改變源極濃度的轉移特性 37.

(49) Source Doping: 5e18 1e19 5e19 1e20. Id (A/m). 1E-9. 1E-11. 1E-13. Vds = -0.5 (V) 1E-15. 1E-17. 1E-19 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-7. p 型穿隧電晶體在改變源極濃度的轉移特性. Energy (eV). 1. 0. 1e20 5e18. -1. Vds = 0.5 (V) -75. -50. -25. 0. 25. 50. Distance (nm) 圖 3-8. n 型穿隧電晶體在改變源極濃度的能帶圖 38.

(50) Energy (eV). 1.5. 1.0. 0.5. 0.0. 1e20 5e18. -0.5. Vds = -0.5 (V). -1.0 -75. -50. -25. 0. 25. 50. Distance (nm) 圖 3-9. p 型穿隧電晶體在改變源極濃度時的能帶圖. Id (A/m). 1E-9. 1E-11. 1E-13. Channel Doping: 1e15 1e16 1e17. 1E-15. 1E-17. Vds = 0.5 (V) 1E-19 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-10 n 型穿隧電晶體在改變通道濃度的轉移特性 39.

(51) Id (A/m). 1E-9. 1E-11. 1E-13. 1E-15. 1E-17. Channel Doping: 1e15 1e16 1e17. Vds = -0.5 (V). 1E-19 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-11 p 型穿隧電晶體在改變通道濃度的轉移特性. 1E-8. Id (A/m). 1E-10. 1E-12. Drain Doping: 5e18 1e19 5e19 1e20. 1E-14. 1E-16. 1E-18. 1E-20 -0.6. Vds = 0.5 (V) -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-12 n 型穿隧電晶體在改變汲極濃度的轉移特性 40.

(52) 1E-8. Id (A/m). 1E-10. 1E-12. 1E-14. 1E-16. 1E-18. 1E-20. Drain Doping: 5e18 1e19 5e19 1e20. Vds = -0.5 (V). 1E-22 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-13 p 型穿隧電晶體在改變汲極濃度的轉移特性. 1E-8. W/L=1/0.02(m). Id (A/m). 1E-10. 1E-12. 1E-14. planar : pTFET nTFET. |Vds| = 0.5 (V). 1E-16 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. Vgs(volt) 圖 3-14 平面型穿隧電晶體轉移特性 41. 0.6.

(53) 表 3-1 平面型純矽穿隧電晶體元件設計參數 Thickness (nm). Length (nm). Doping Concentration (cm-3). Dielectric. EOT=1. 20. -. Source. 20. 30. 1E20. Drain. 20. 30. 1E20. Substrate. 30. 70. 1E15. 42.

(54) 3.2 平面型異質接面穿隧電晶體元件特性探討及優化根據前面文獻可以知道，當降低材料能隙，可以增加穿隧機率以致於提升穿隧電流，而這邊希望將改變前一小節傳統的平面純矽穿隧電晶體，將利用異質接面的特性並搭配能隙小的材料，來提升元件特性，材料部份分別使用矽鍺以及三五族材料，這邊主要去探討對 n 型與 p 型的影響，並且跟傳統平面純矽穿隧電晶體做比較。. 3.2.1 矽-矽鍺穿隧電晶體元件特性探討吾人將使用矽鍺材料來取代原本位於源極的材料矽，希望結構能形成異質接面來提高元件性能，結構如圖 3-15，表 3-2 為平面型異質接面穿隧電晶體的元件設計參數，圖 3-16 兩種類型的平面矽鍺-矽異質接面及純矽穿隧電晶體的轉移特性圖，可以清楚看到在開電流上，能明顯的提升大概有三個數量級，主要是由於吾人將材料換成較小能隙的材料並搭配異質接面的組成。並更一步地從實際模擬元件的穿隧機率來看，先從 p 型的觀察圖 3-17 為原本平面純矽的穿隧電晶體，而圖 3-18 則是矽鍺-矽的異質接面可以從圖中清楚發現穿隧機率提升大概三個數量級，再從 n 型的來看圖 3-19、3-20 也能得到相同的結果。從圖 3-16 來觀察次臨界擺幅，在 p 型部分有進一步的改善，但 n 型部分的矽鍺-矽異質接面並跟平面的純矽之穿隧電晶體的次臨界擺幅差不多，因此在下節，我們將把 n 型部分的材料換為三五族，希望能因此的到更進一步的改善。. 43.

(55) 4.2.2 三五族穿隧電晶體元件特性探討根據文獻探討三五族材料擁有比矽鍺更小的能隙，並且屬於直接能隙，有利於穿隧電晶體的性能提升。由於三五材料種類繁多，而吾人這邊希望三五材料是應用在 n 型穿隧電晶體上面，所以吾人必須挑選具有較高電子遷移率，才能幫助元件性能提升，由於為了縮小穿隧電晶體的穿隧接面的能隙，必須儘量尋找能隙較小的材料，但又要考慮材料磊晶時的成長品質，不能使得磊晶各層的晶格常數差異太大，必須選擇材料的晶格常數較接近的家族，比如對於矽為基底的 IV 族穿隧電晶體廣被採用的即是矽鍺家族，因此在這裡根據半導體材料的能隙對晶格常數作圖，圖 3-21 所示，並且除了能隙與晶格常數匹配的考量外，吾人還必須考慮前面章節所提到的異質接面的能隙與 Fermi-level 的相對位置，須符合第二類型，最後我們選擇了銻化鎵-砷化銦這個系統，如圖 3-21 的紅色圓圈所示。在未來希望本研究的元件能作為互補式 TFET 的電路設計應用上，因此吾人建議的是採用 GaSb n-channel TFET 與 SiGe p-channel TFET 的組合如圖 3-22 所示，而由於目前少數研究團隊將矽鍺與三五族材料合併一起作為互補式電路應用，因此我們更希望能成功的整合再一起增加本研究的賣點。而且在矽鍺-矽搭配換成銻化鎵-砷化銦如圖 3-23 所示，並從矽鍺-矽跟銻化鎵-砷化銦轉移特性比較，如圖 3-24 可以清楚看到，雖然在次臨界擺幅上只有些微改變，但在元件開電流部分能有再進一步的提升數十倍，圖 3-25 為實際模擬銻化鎵-砷化銦的元件穿隧機率，可以看到此元件相對於平面純矽或矽鍺-矽的異質接面元件，在開狀態時的穿隧電子生成率都比較高，所以銻化鎵-砷化銦的搭配適合本研究 n 型穿隧電晶體元件的材料。由於到目前 n 型與 p 型的平面型異質接面穿隧電晶體，從轉移特性圖上看，發現在開電流值及次臨界擺幅上都未達到本研究預期的目標，因此希望 44.

(56) 能根據本論文的初衷利用電場正比於穿隧電流的關係，改良設計一個能使電場有效於施加在穿隧區域的結構。. 圖 3-15 平面型矽鍺-矽穿隧電晶體元件結構(a)n 型(b)p 型. 表 3-2 平面型矽鍺-矽穿隧電晶體元件設計參數 Thickness (nm). Length (nm). Doping Concentration (cm-3). Dielectric. EOT=1. 20. -. Source. 20. 30. 5E19. Drain. 20. 30. 5E19. Substrate. 30. 70. 1E15. 45.

(57) 1E-5. W/L=1/0.02(m). |Vds| = 0.5 (V). Id (A/m). 1E-7. 1E-9. 1E-11. 1E-13. 1E-15. planar pTFET: Si SiGe-Si. planar nTFET: Si SiGe-Si. 1E-17 -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-16 純矽與異質接面穿隧電晶體之轉移特性. 圖 3-17 p 型平面純矽穿隧電晶體在開狀態時的穿隧機率. 46.

(58) 圖 3-18 p 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率. 圖 3-19 n 型平面純矽穿隧電晶體在開狀態時的穿隧機率. 47.

(59) 圖 3-20 n 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率. 圖 3-21 主要半導體材料的能隙對晶格常數作圖. 48.

(60) 圖 3-22 做為未來數位電路設計應用的互補式穿隧電晶體. 圖 3-23 平面型銻化鎵-砷化銦穿隧電晶體元件結構. 49.

(61) 1E-4. Id (A/m). W/L=1/0.02(m) 1E-6. 1E-8. SiGe-Si GaSb-InAs. 1E-10. Vds = 0.5 (V) 1E-12 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 3-24 n 型平面異質接面矽鍺-矽與銻化鎵-砷化銦之轉移特性. 圖 3-25 n 型平面銻化鎵-砷化銦穿隧電晶體在開狀態時的穿隧機率. 50.

(62) 第四章. 傾斜式閘極穿隧電晶體之元件設計與優化. 基於前面章節的文獻回顧，吾人在本論文提出另一個方向來提升穿隧電晶體的穿隧電流，亦即考量如何將外部電場有效地施加在元件內部的穿隧區域內，以提升能帶至能帶穿隧的效率最後達到提高驅動電流的目的，因此吾人將在對細部詳細地討論與優化設計結構元件，讓元件可以能夠成功實現，並且特性上有明顯的大幅改善。. 4.1 不同結構對元件特性之影響因此這邊將前面一節的平面型異質接面元件，從原本橫向分佈的源極通道汲極改良成垂直式分佈，整體結構變成垂直式的穿隧電晶體，如圖 4-1 是吾人預想的結構圖，n 型穿隧電晶體是在源極使用銻化鎵材料、通道使用砷化銦、汲極使用砷化鎵銦材料所組成，而 p 型穿隧電晶體源極採用矽、通道及汲極部分使用矽鍺材料，表 4-1 為此結構的元件設計參數。本結構重點是利用源極及通道的側壁區域之間的 L Shape 形狀來成長閘極氧化層最後在其上附著上閘電極，此結構稱為傾斜式閘極穿隧電晶體 (Tilt-Gate TFET)元件，在這個結構中當閘極施加外部電場時，閘極氧化層的 L shape 會對其附近的通道區域產生電場的邊角效應讓此電力線局部密集集中，如圖 4-2 所示可以清楚看到圖中為位於尖角的地方其電場集中且放大，相對於其他平面地方電場強度是較強的(顏色變橙)，因此能帶至能帶穿隧的機率能夠大幅增加。利用實際模擬元件穿隧機率分佈圖，如圖 4-3 所示，從圖 4-3 也能明確看到發生穿隧的區域位於尖角處，並且在尖角地方的穿隧機率最大，因此印證了之前所提出的想法。如圖 4-4 為 Tilt-Gate 與平面純矽及平面異質接面之轉移特性比較，可以清楚看到 Tilt-Gate TFET 元件的特性 n 型為綠色、p 型為深藍色，電流特性相對於先前兩種平面的結構的元件，元件開電流都能有大幅 51.

(63) 明顯的提升，其中特別與一般平面純矽的穿隧電晶體比較，在不管是 n 型或 p 型上都能有四個數量級以上的提升，並且在次臨界擺幅上面，能有更驚人的改變，變得相當陡峭。更進一步的從圖 4-5 能輕易地看到，在一般平面純矽的穿隧電晶體次臨界擺幅的最好值也只能接近在 60 mV/decade 附近，而經由吾人在結構上的改進，能將次臨界擺幅大幅改善，使結構 Tilt-Gate TFET 元件的次臨界擺幅都能低於 60 mV/decade，代表本研究的元件開關特性非常良好。接續探討為何在經由結構的改變，能使我們的元件開電流值及次臨界擺幅都能如此大幅度的改善，從圖 4-6、4-7 來解釋，一開始本研究的目標是希望根據穿隧電流公式 (2.4)，電場正比於穿隧電流，所以希望電場能有效於施加在穿隧區域上面，這邊先從圖 4-6 來觀察，這是吾人將平面型純矽電晶體元件橫剖來觀察電場與穿隧機率作圖關係，藍色線是電場，而紅色線是穿隧機率，穿隧機率極大值代表的是發生穿隧的地方，由於最大電場通常發生在結構的角落地方，發生穿隧位置是在於空乏區濃度較低地方，而從圖中能清楚的看到平面型的穿隧機率的極大值與最大電場最大值是錯開，代表最大電場是沒有施加在穿隧區域上，經由結構的改良，知道位於在尖角處電場為最大值，並希望能使元件在尖角處發生能帶至能帶穿隧。接續將 Tilt-Gate TFET 元件進行縱剖來看電場與穿隧機率的作圖，從圖 4-7 可以明顯看到穿隧機率的極大值與最大電場的值是重疊再一起，並且施加穿隧區域的電場值也比施加在平面型的穿隧電晶體之電場值還要大且穿隧機率相對於平面型提高 4 個數量級，綜合以上因素，才能使元件的電流特性明顯大幅度的提升。. 52.

(64) 圖 4-1 Tilt-Gate TFET 結構示意圖(a)n 型 (b)p 型. 圖 4-2. n 型平面矽鍺-矽穿隧電晶體在開狀態時的電場分布圖. 53.

(65) 圖 4-3. n 型平面矽鍺-矽穿隧電晶體在開狀態時的穿隧機率分布圖. 表 4-1 Tilt-Gate TFET 元件設計參數 Thickness (nm). Length (nm). Doping Concentration (cm-3). Dielectric. EOT=1. 20. -. Source. 20. 50. 5E19. Drain. 20. 50. 5E19. Channel. 40. 50. 1E16. Substrate. 30. 100. 1E15. 54.

(66) W/L=1/0.02(m) |V | = 0.5 (V) ds. -5. Id (A/m). 10. -8. 10. -11. 10. pTFET: 900 gate hetero-planar homo-planar. -14. 10. nTFET: 900 gate hetero-planar homo-planar. -17. 10. -0.6. -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. Vgs(volt) 圖 4-4. W/L=1/0.02 (m). planar: pTFET (Si) nTFET (Si). 150 120. S.S. (mV/dec). Tilt-Gate 與平面型 TFET 之轉移特性比較. 90 60 30. Tilt-gate : nTFET(III-V) pTFET(SiGe). |Vds|= 0.5 (V). 0. -16. -14. -12. 10. -10. 10. -8. 10. 圖 4-5. Tilt-Gate 與平面型 TFET 之次臨界擺幅比較. Id (A/m). 55. 10. -6. 10. 10.

(67) 圖 4-6. 平面型穿隧電晶體電場與穿隧機率關係. 56.

(68) 圖 4-7. Tilt-Gate TFET 之電場與穿隧機率關係. 57.