1.3 論文組織
2.1.2 整體電路架構
M1 4*50
M2 4*50
output input
Vdd
1.8kOhm 6.7nH
213pH
2*10.2 12.7pF
35.9Ohm 2*10.2
4.3pF
圖(2.3) 2.4GHz LNA 整體電路圖
2.1.3 模擬與量測結果
直流偏壓
Pre-simulation Measurement
VDD 3V 3V 5V
IDD 8.47mA 10mA 10mA
表2. 2.4GHz LNA 直流偏壓狀況
10
模擬與量測的穩定度
0 1 2 3 4 5
0 5 10
Stability
Input Frequency (GHz)
Simulation Measurement VDD=3V
圖(2.4) 2.4GHz LNA 模擬的穩定度。
量測在 200MHz 以下不是無條件穩定。
模擬與量測的雜訊指數
1 2 3 4 5 6
0 1 2 3 4 5 6
Noise Figure (dB)
Input Frequency (GHz) VDD=3V
Pre-simulation
NF min NF(out) Measurement
NFmin (Die2) NF (Die2)
圖(2.5) 2.4GHz LNA 模擬與量測的雜訊指數
11
S-Parameter (dB)
Input Frequency (GHz)
VDD=3V
Gain (dB)
Input Power (dBm) Simulation
Gain Measurement
Gain At 2.4GHz
Simulation Output Power Measurement
Output Power
Output Power (dBm)
圖(2.7) 2.4GHz LNA 模擬與量測的 P1dB 量測得到的 IP1dB=-22dBm，OIP1dB=-5dBm。
12
-40 -35 -30 -25 -20 -15 -10
-80 -70 -60 -50 -40 -30 -20 -10 0 10
Output Power (dB)
Input Power (dBm) Simulation
3rd Harmonic Fundamental Measurement
3rd Harmonic Fundamental At 2.4GHz
圖(2.8) 2.4GHz LNA 模擬與量測的 IP3 量測得到的 IIP3=-17dBm，OIP3=1dBm。
Input
100-pitch
Output
100-pitch
VDD
圖(2.9) 2.4GHz LNA Die Photo
2.1.4 比較與討論
圖(2.5)在 2.4GHz 得到的雜訊指數為 1.43dB，比模擬的 1.28dB
13
多出了 11.7%。PHEMT 製程的 LNA 的確有雜訊指數小於 2dB 的實 力，不過因為是空乏型元件，在設計電路偏壓時得面臨避免負偏壓的 挑戰，在此我們採取自偏壓的架構，由表 2 看來，可能因為製程變異，
量測得到的直流電流比模擬大了 18%，但實驗證實此種自偏壓的架構 可以幫助偏壓電流抵抗 VDD 的變化。
圖(2.6)偏壓在 3 伏操作下的 S11 有頻飄，中心頻到了 2.6GHz，
而且 S11 並沒有小於-10dB，另外 S21＝15.7dB，比模擬小了 3.7dB；
推測原因，如果是走線的寄生效應影響的話，通常中心頻是會往低頻 飄，我們懷疑是因為製程變異，元件的臨界電壓比模擬來的高，於是 3 伏操作不夠使元件M 進入飽和區，造成1 g 比模擬小、S11 與 S21m 達不到設計的目標，提高到 5 伏操作來檢查，S11 與 S21 的確與模擬 情況較為吻合。
檢討我設計元件的偏壓，
4 50
的元件雖然所需的輸入阻抗匹配 電感較2 50
的小很多，但在同樣的直流電流下其Vgs相對也更負，Vds 分到的壓降更小，由圖(2.7)和圖(2.8)看來，此電路相對犧牲了線性度。14
Process WIN 0.15um PHEMT
VDD 3V
Pre-simulation Measurement
S11 -12dB -7.5dB
S22 <-22dB <-25dB
Gain 19.4dB 15.7dB
IP1dB -25dBm -22dBm
IIP3 -18dBm -17dB
Noise Figure 1.28dB 1.43dB
Power 25.4mW 30mW
Chip Size 1 x 1 mm2
表3. 2.4GHz LNA 模擬與量測結果總結
15 電路針對無線通訊網路 2.4GHz~2.5GHz 與 5.3GHz~5.7GHz 來做一個 實現，目前相關 pHEMT 製程的雙頻帶 LNA 屈指可數，承 2.1 節電路
16
虛部部分可以由上式得到詳細的數學解，但從直觀來看，可以粗略地 視為分別對兩頻段做匹配：低頻的匹配電路主要由Lg1、Lg2、L 以及s
Cgs構成，而高頻則是以Cg、Lg2、L 以及s Cgs為主。
在電路中所使用的電感都是利用 WIN 所提供的模型來實作。
2.2.1.(2) 電晶體元件之尺寸設計
依據預計規格規劃的 3V 電壓源、消耗電流I
7 ~ 11
mA，以及經 驗公式（I
0.15
Idss時電晶體貢獻的雜訊最小），因此元件大小不能 太大，WIN 提供2 50
、4 50
的電晶體適合此偏壓操作的限制，而 比較搭配這兩種電晶體尺寸的輸入匹配網路，其實兩者所需的電感大 小差異不大，比較大的差別在於低頻穩定性以及是否需要源極退化電 感。4 50
的電晶體有低頻（1GHz 左右）不是無條件穩定的問題，我能想到的解決方式是在輸出端串聯一個小電阻，但付出了輸出增 益，在高頻頻段的增益便不夠達到預計規格，而
2 50
的電晶體在我 設計的電流下便能達到無條件穩定和S22
10
dB，另外也注意到未 做輸入阻抗匹配前的 S11 便在史密斯圖上的 50 歐姆圓附近，可以不 需要源極退化電感，因為我個人存在一個疑問，源極退化電感是否也 需要設計成雙頻帶匹配的型式？不過也沒見過文獻探討，在此能避免 這種問題對我來說是最好，所以最後選擇2 50
的電晶體。自偏壓的電晶體是自己把
2 50
的電晶體縮小得到的，文獻指出 GaAs FET 相當遵行 scaling rule，故自行縮小電晶體的通道寬度，WIN 提供的大訊號模型仍可適用在 I-V 曲線的模擬。17
2.2.1.(3) 輸入穩定性
為了低頻無條件穩定，除了挑選不同尺寸電晶體來解決問題之 外，加大源極的旁路電容值也有很大的幫助，只是要多付出面積。
2.2.2 整體電路架構
M1 2*50
M2 2*50
input
output
Vdd
3nH
4.1nH
1.48 kOhm
24pF 2*15
2*15
4.27pF
677fF
圖(2.11) 2.4GHz/5GHz Dual-band LNA 整體電路圖
2.2.3 模擬與量測結果
直流偏壓
Pre-simulation Measurement
VDD 3V 3V
IDD 11.2mA 12.6mA
表4. 雙頻帶 LNA 直流偏壓狀況
18
模擬的穩定度
0 1 2 3 4 5 6 7 8
0 5 10
Stability
Input Frequency (GHz)
Simulation Measurement VDD=3V
圖(2.12) 雙頻帶 LNA 模擬與量測的穩定度 K>1，為無條件穩定。
模擬與量測的雜訊指數
1 2 3 4 5 6 7 8
1 2 3 4 5 6
Noise Figure (dB)
Input Frequency (GHz)
Pre-simulation NF(50 ohm) Measurement NF(50 ohm)
圖(2.13) 雙頻帶 LNA 模擬與量測的雜訊指數
19
S-Parameter (dB)
Input Frequency (GHz) Pre-simulation
Gain (dB)
Input Power (dBm) Simulation
Measurement 09/09/30 09/08/13 At 2.4GHz
Simulation Measurement
09/09/30 09/08/13
Output Power (dBm)
圖(2.15) 雙頻帶 LNA 在低頻帶模擬與量測的 1dB 點 模擬得到的 IP1dB=-25.5dBm。
20
Output Power (dBm)
Input Power (dBm) Simulation
3rd Harmonic Fundamental Measurement 09/09/30
3rd Harmonic Fundamental 09/08/13
3rd Harmonic Fundamental At 2.4GHz
圖(2.16) 雙頻帶 LNA 在低頻帶模擬與量測的 IP3 量測得到的 IIP3=-14.5dBm。
-50 -45 -40 -35 -30 -25 -20 -15 -10 -5 0
Gain (dB)
Input Power (dBm) Simulation
Measurement 09/08/13 09/09/30 At 5.2GHz
Simulation Measurement
09/08/13 09/09/30
Output Power (dBm)
圖(2.17) 雙頻帶 LNA 在高頻帶模擬與量測的 1dB 點 模擬得到的 IP1dB=-21dBm。
21
Output Power (dBm)
Input Power (dBm) Simulation
3rd Harmonic Fundamental Measurement 09/08/13
3rd Harmonic Fundamental 09/09/30
3rd Harmonic Fundamental At 5.2GHz
圖(2.18) 雙頻帶 LNA 在高頻帶模擬與量測的 IP3 模擬得到的 IIP3=-13dBm。
量測得到的 IIP3=-4dBm。
Input Power (dBm)
Input Frequency (GHz) Simulated IP1dB
Simulated IIP3 09/08/13
Measured IIP3
圖(2.19) 雙頻帶內模擬與量測的線性度
22
Input
100-pitch
Output
100-pitch
VDD
圖(2.20) 雙頻帶 LNA Die Photo
2.2.4 比較與討論
此電路很遺憾的是我畫佈局之前沒有先確認過是否能配合量測 的架設方式，結果輸入埠與輸出埠呈現交角 90 度，以至於量測 S 參 數時只能用四埠 S 參數的方法，線性度則仍然照一般面對面雙埠的方 式做校正、量測，而最重要的雜訊指數則勉強用有量測雜訊功能的頻 譜分析儀來測量，該儀器並不適用於量測雜訊指數小於 3dB 的電路，
所以雖然最後有量測到電路的特性，但結果存在的誤差可能非常大。
本電路證實了自偏壓的架構也可應用在雙頻帶的電路上，不過兩 個頻帶的電路表現不大一致，這是以後設計要改進的地方。可能因為 製程變異，量測得到的直流電流比模擬大了 12.5%。
圖(2.13)雜訊指數在 2.4GHz 為 3.72dB，比模擬的 2.56dB 多出了 45.3%，在 5.2GHz 為 3.27dB，比模擬的 2.49dB 多出了 31.3%，而雙 頻帶中最低的雜訊指數為 2.54dB。
23
圖(2.14)S 參數的量測結果，高頻帶頻寬較設計來得窄，S11 小於 -10dB 只剩 5.3GHz~5.7GHz，部份頻率下 S22 並沒有小於-10dB，另 外 S21 都比模擬小了 4.3～6dB；懷疑也是因為製程變異，元件的臨 界電壓比模擬來的高，於是 3 伏操作不夠使元件進入飽和區，造成 Gm 比模擬小、S11 與 S21 達不到設計的目標。
線性度的量測結果存在著無解的 peaking，為了證實量測結果無 誤，所以量測了兩次，09/08/13 是利用內建兩個信號源的 PNA-X 網 儀由電腦來做自動量測，09/09/30 則是人工的方式，雖然兩次量測的 晶片不是同一顆，但是結果在趨勢上是一致的；推測造成輸出增益峰
24
Process WIN
0.15 m
PHEMTVDD 3V
Simulation Measurement Power
Consumption 33.6mW 37.8mW
Frequency (GHz) 2.4-2.5 5.1-5.7
(min/max) 2.4-2.5 5.3-5.7 (min/max) Gain (dB) 22.8 17.9/18.9 18.5 13/13.5 Noise Figure
(dB) 2.6 2.3/2.9 3.7 2.6/3.3
S11 (dB) -14.9 -19/-9.3 -18 -15.6/-10.5 S22 (dB) <-10 <-10 -8.6 -9.4/-8.7
IP1dB (dBm) -25.5 -22/-18 - -
OIP3 (dBm) 8 10/11 2 6/8
Chip Size 1×1 mm2
表5. 雙頻帶 LNA 模擬與量測結果總結
25
第3章
主動降頻器的雜訊分析
26
3.1 主動式降頻器的雜訊基本理論
一般放大器的雜訊分析技巧並不適用於混頻器上，因為混頻器的 LO switch 電晶體是受到相當大的 ac 信號來驅動，會週期性地改變它 們的偏壓點，在這種情況下混頻器電路所貢獻的輸出端雜訊屬於週期 平穩過程（cyclostationary process），圖(3.1)簡單解釋它的概念：
V
nV
outperiodic signal
t t
圖(3.1) 週期平穩過程（cyclostationary process）的概念
Vn是電路的輸入參考雜訊（input referred noise），它經過一個由週期 性電壓信號控制的開關，最後出現在輸出端的雜訊呈現週期性的時變 擾動，可以想成雜訊和控制開關的信號做了調變，這個調變作用使得 輸出端的頻譜看到雜訊堆疊（noise folding）的現象。
以信號與系統的觀點來解釋，像混頻器這種由週期性 LO 信號所 驅動的電路適合用線性週期性時變系統(linear periodic time-varying system)來討論，輸出信號y t( )與輸入信號x t( )之間的關係為
( ) ( , ) ( ) ,
y t
h t u x u du t
u (3-1)27
Low Frequency Noise
fLO
0 f
圖(3.2) 混頻器與輸入參考雜訊
28
f
f
LOfLO
0
kfLO
kfLO
f
f
Convolution Input Signals
Total Output Noise
圖(3.3) 週期平穩過程的輸出端雜訊堆疊現象
輸入雜訊 fn被取樣，出現在 fnkfLO頻率，最後加總起來得到全部的輸 出端雜訊，可以看出相隔kfLO的這些雜訊頻帶彼此有相關性，此為週 期平穩過程的特色。
週期平穩過程的功率頻譜密度(power spectral density)公式
( ) 2 2( ) ( ) ( )
n n
Y X
n
S H S n
T (3-4) 了解以上的數學，接下來我們進入降頻器的雜訊分析，求出系統的頻 率轉換函數便可瞭解輸出的雜訊頻譜，進而挑出可以改善雜訊的因 素。
以下面圖(3.4)的單平衡降頻器來進行討論：
29 VLO
Vin
M1 M2
M3
I1 I2
3 B s
I I i
1 2
Io I I
Cp
圖(3.4) 單平衡降頻器 我們先假設：
電路沒有寄生電容C p
Switch 電晶體互相匹配
LO 信號為弦波，振幅適當，V tLO
( )
Asin(2
T t )
所有電晶體工作在飽和區
電晶體的
g
m近似為線性（圖(3.5)中虛線部份）。g
mV
dsgs th
V V
圖(3.5) 電晶體的
g
m對V 的關係 ds所以LO t 與經分段線性化的各電晶體( ) g t 的關係見圖(3.6)：這裡考m( ) 慮的是一般實際的混頻器，開關級M 和1 M 在 t 時間點內是同時工作2 的。
30
31
32
33
34
35
36
37
2 for long channel 3
如今各式主動元件 MOSFET、SiGe HBT…也已被實驗證實有閃爍雜 訊的存在，一般預期隨著元件尺寸與操作功率的縮小化，減低元件閃 爍雜訊量的議題也會變得重要。只是多年來元件閃爍雜訊的成因機制
38
尚未定論，沒有一個理論能夠解釋在不同實驗條件下得到的多變結 果，也不能夠適用於任意元件，目前主流理論分成兩派：
載子數目波動（carrier number fluctuation）
表面載子遷移率波動（bulk mobility fluctuation）
前者解釋通道載子與矽—二氧化矽接面上的缺陷之間有著交互 作用，汲極電流是侷限在閘極氧化層下一個很薄的表面通道中流動，
而接面缺陷有著額外的能態，某些通道載子將被接面缺陷隨機捕捉
（跳到額外的能態）然後又被釋放，造成汲極電流出現擾動，統計上 缺陷捕捉、釋放載子的行為有著特定的時間常數。後者則是歸咎於載 子與晶格、接面缺陷、摻入雜質…等發生散射，導致載子遷移率改變、
汲極電流出現擾動。
我們熟知的 CMOS 元件的閃爍雜訊表示式
2 f
1
n
ox
V K
C WL f
(3-377)
只是個近似式，它不能表示偏壓電流或溫度對閃爍雜訊的影響。目前 主流的雜訊模型為統一模型（unified model），它以 I-V 模型將上述兩 種雜訊理論結合，其基本形式
2 2
( ) d 1 ( )
Id t fm
S f kTI N E fWL N
(3-38)k為波茲曼常數，T 為溫度，I 為汲極電流，d
用來預測電子的穿隧 距離， f 為操作頻率，W、 L 是通道的的寬、長，N為反轉層中每單k為波茲曼常數，T 為溫度，I 為汲極電流，d