應用於WLAN之PHEMT單壓操作低雜訊放大器與改進閃爍雜訊之直接降頻式混頻器

國 立 交 通 大 學

電信工程研究所

碩 士 論 文

應用於 WLAN 之 PHEMT 單壓操作低雜訊放大器

與改進閃爍雜訊之直接降頻式混頻器

Single-Supply Voltage PHEMT LNAs and

Direct Conversion Mixers with Flicker Noise

Improvement for WLAN Applications

研究生：簡欣怡

指導教授：孟慶宗 博士

與改進閃爍雜訊之直接降頻式混頻器

Single- Supply Voltage PHEMT LNAs and

Direct Conversion Mixers with Flicker Noise Improvement

for WLAN Applications

研 究 生：簡欣怡 Student：Hsin-I Chien

指導教授：孟慶宗 博士 Advisor：Dr. Chin-chun Meng

國立交通大學 電信工程研究所

碩士論文

A Thesis

Submitted to Department of Communication Engineering College of Electrical Engineering and Computer Science

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master

in

Communication Engineering

November 2009

Hsinchu, Taiwan, Republic of China

-i-

與改進閃爍雜訊之直接降頻式混頻器

學生：簡欣怡 指導教授：孟慶宗博士 國立交通大學電信工程研究所碩士班

摘

要

本 論文 針對 WLAN 前 端 電路的 雜訊 議題 來研究 ，分 成設 計 PHEMT 低雜訊放大器與改善閃爍雜訊之直接降頻器兩個部份。 LNA 提出一個可以自偏壓的架構，即使使用空乏型 PHEMT 製程 元件，整個電路仍只需要一個正極偏壓；因此，本論文實作了兩個 LNA，其中 2.4GHz 的單頻帶 LNA 達到 1.43dB 低雜訊指數與 15.7dB 的增益，還有 2.4GHz/5GHz 雙頻帶 LNA，兩個頻帶的雜訊指數都約在 3.4dB，證實此架構可應用於雙頻帶。 於降頻器的部份，已有文獻討論出電路雜訊與 LO 開關級的偏壓 電流和電路的寄生電容有關，以此觀點出發，實作了三種具有改善閃 爍雜訊的電路，分別為靜態電流分流、動態電流分流、靜態電流分流 結合串聯共振電感；如何進行準確的低頻雜訊量測是個挑戰，本論文 會論述我們做了哪些嘗試來解決外在雜訊的干擾；0.13 m CMOS 動 態電流分流降頻器量到 12.8dB 雜訊指數與 4MHz 轉角頻率；而 PHEMT 降頻器有量到靜態電流分流的效果，電路的雜訊指數為 11.4dB，轉角 頻率從 80MHz 壓低至 40MHz。

-ii-

for WLAN Applications

student：Hsin-I Chien Advisors：Dr.Chin-chun Meng

Institute of Communication Engineering National Chiao Tung University

ABSTRACT

Noise is an important issue for the WLAN front-end applications, especially in the direct-conversion system. This thesis focuses on the two topics of PHEMT LNAs and low flicker-noise mixer. The first is to design a single biasing PHEMT LNAs by our proposed self-bias technique. Under a single supply of 3 V, the 2.4 GHz LNA achieves the noise figure of 1.43 dB and the gain of 15.7 dB. The other LNA operating at the dual band of 2.4 GHz/5 GHz has noise figure about 3.4dB at these two bands. The current consumption of them are 10 mA and 12.6 mA, respectively.

The next studies the flicker noise of mixer, which is closely related to the biasing current of the switch core, and the circuit parasitic capacitance. We approach this issue in the three different methods, including the static curent bleeding, dynamic current bleeding and static curent bleeding with two series resonant inductors. Moreover, the technique of low-frequency noise measurement will be discussed in detail. It is because the surrounding noise will degrade the measurement quality seriously. How to make a clean environment is another challenge in the flicker-noise research. From the measured results, the dynamic current bleeding mixer implemented in 0.13 m CMOS process achieves 12.8 dB noise figure and 4 MHz corner frequency, and the 0.15 m PHEMT mixer with static-current injection has an obvious improvement in lowering the corner frequency (from 80 MHz to 40 MHz).

-iii- 能完成這本論文，首先感謝老師孟慶宗博士在課業與研究上的指導，並給予豐富的 研究資源支持我的研究，讓我有許多機會從研究過程中累積了寶貴的經驗。也很感謝抽 空前來指導學生口試的徐碩鴻教授、郭治群教授與張志揚教授，謝謝您們熱心地提供量 測低頻雜訊的建議，您們對論文提出的見解也令我收穫良多。謝謝 CIC 以及廣大的納 稅人，讓我得以有實作晶片的機會。 感謝國家奈米元件實驗室高頻技術組提供量測上的協助，尤其是小鄧、國祥、書毓、 榮彥、汶德諸位大哥，辛苦你們了。感謝室友：洪小鴻、黃艾莉、黃希蜜、佩媜；還有 瑞君學姐、佩倫學姐、怡均、建碩和貝禎，你們是最佳的心情垃圾桶，也是最有力的加 油團～願大家工作順心。 感謝 918 實驗室的大家，充實了我的研究生生涯；珍儀學姐的貼心讓實驗室變得溫 暖，我會記得你說的「注意細節、自己學著判斷」這番話；實驗室大總管聖哲學長，謝 謝你引領著我做台積電計畫；量測魔人宏儒學長，歸功於學長的細心，才能發現我實驗 上的缺失、助我量到了閃爍雜訊，厲害的金詳學長，跟你請教研究上的問題總是讓我得 到啟發，模擬方面也幫了很大的忙；光頭揚鮮學長，活潑的宜蓁學姐、雅惠學姐和威宇 學長，謝謝你們教導我實驗室的工作，也跟我分享了你們人生的心得；宜珊學姐認真的 學習態度是我效法的對象；超熱血的陸熙，不得不說你真的是很好用的 tool 將，謝謝你 在研究上的幫忙；謝謝大維教我製作電路板的技巧，還有準備好吃的蛋糕跟烤肉，你一 定會在廚師界發光發熱的；結案高手泰麟，祝福你愛情事業兩得意；有趣的學弟妹忠佑、 嘉苓及智凱，希望在半年後就輪到你們有好消息；楊雋、彥鋒、政魁和建守，很高興在 最後畢業衝刺的時候認識你們，祝福你們將來的研究順利；高 EQ、高效率的可愛助理 小姐小薔，我有聽你的話列了 my must-do list，願我們都早日達成自己的目標。 感謝家人的諒解與關懷，特別是愛扮黑臉的哥哥與總是愛護我的媽媽，謝謝你們對 家裡的付出，讓我能完成學業，接下來我會努力讓我們家過好日子的。 欣怡 2009 年秋於交通大學

iv

目錄

摘要（中文）... i 摘要（英文）... ii 致謝... iii 目錄... iv 表目錄... vi 圖目錄... vii 第 1 章 導論... 1 1.1 研究動機... 2 1.2 研究成果... 3 1.3 論文組織... 4 第 2 章 單正壓操作之 PHEMT 製程 LNA... 5 2.1 2.4GHz 低雜訊放大器 (WIN 0.15m PHEMT) ... 6 2.1.1 研究動機... 6 2.1.2 整體電路架構... 9 2.1.3 模擬與量測結果... 9 2.1.4 比較與討論... 12

2.2 2.4GHz/5GHz 雙頻帶 LNA (WIN 0.15m PHEMT) ... 15

2.2.1 研究動機... 15 2.2.2 整體電路架構... 17 2.2.3 模擬與量測結果... 17 2.2.4 比較與討論... 22 第 3 章 主動降頻器的雜訊分析... 25 3.1 主動式降頻器的雜訊基本理論... 26 3.1.1 轉導級貢獻的雜訊... 30 3.1.2 開關級貢獻的雜訊（直接開關雜訊）... 32 3.1.3 開關級貢獻的雜訊（間接開關雜訊）... 35 3.2 簡介元件的閃爍雜訊與其模型... 37 3.3 CMOS 場效電晶體的 STI 效應對其閃爍雜訊的影響 ... 39 3.4 假晶高電子遷移率電晶體（PHEMT）元件的閃爍雜訊... 41 3.5 量測雜訊指數的架設... 42 第 4 章 改善 FET 主動式降頻器的顫動雜訊之研究... 50 4.1 5.2GHz 吉爾伯式降頻器(CG) -運用 LO 開關級偏壓電流靜態分流方式與串聯共振電感 (TSMC 0.18m CMOS) ... 51

v 4.1.1 研究動機... 51 4.1.2 整體電路架構... 54 4.1.3 模擬與量測結果... 54 4.1.4 比較與討論... 57 4.2 2.4GHz 吉爾伯式降頻器(CS) -運用 LO 開關級偏壓電流動態分流方式 (TSMC 0.13m CMOS) ... 61 4.2.1 設計方法... 61 4.2.2 整體電路架構... 62 4.2.3 模擬與量測結果... 63 4.2.4 比較與討論... 65 4.3 5.2GHz 微混波器（降頻） (WIN 0.15m PHEMT) ... 67 4.3.1 研究動機... 67 4.3.2 整體電路架構... 69 4.3.3 模擬與量測結果... 70 4.3.4 比較與討論... 75 第 5 章 結論... 77 附錄一 線性週期時變系統的輸入輸出關係式的推導... 79 附錄二 負回授放大器的雜訊推導... 82 參考文獻... 85

vi

表目錄

表 1. 本論文之研究成果... 4 表 2. 2.4GHz LNA 直流偏壓狀況 ... 9 表 3. 2.4GHz LNA 模擬與量測結果總結 ... 14 表 4. 雙頻帶 LNA 直流偏壓狀況... 17 表 5. 雙頻帶 LNA 模擬與量測結果總結... 24 表 6. 5.2GHz 低顫動雜訊降頻器的模擬與量測結果總結 ... 60 表 7. 2.4GHz 低顫動雜訊降頻器的模擬與量測結果總結 ... 66 表 8. 5.2GHz 微混頻器的模擬與量測結果總結 ... 76

vii

圖目錄

圖(2.1) 電流重複利用之兩級共源極放大器 LNA ... 6 圖(2.2) 單正壓操作之 LNA ... 7 圖(2.3) 2.4GHz LNA 整體電路圖 ... 9 圖(2.4) 2.4GHz LNA 模擬的穩定度。 ... 10 圖(2.5) 2.4GHz LNA 模擬與量測的雜訊指數 ... 10 圖(2.6) 2.4GHz LNA 模擬與量測的 S 參數 ... 11 圖(2.7) 2.4GHz LNA 模擬與量測的 P1dB... 11 圖(2.8) 2.4GHz LNA 模擬與量測的 IP3... 12

圖(2.9) 2.4GHz LNA Die Photo... 12

圖(2.10) 雙頻帶輸入匹配電路... 15 圖(2.11) 2.4GHz/5GHz Dual-band LNA 整體電路圖 ... 17 圖(2.12) 雙頻帶 LNA 模擬與量測的穩定度... 18 圖(2.13) 雙頻帶 LNA 模擬與量測的雜訊指數... 18 圖(2.14) 雙頻帶 LNA 模擬與量測的 S 參數... 19 圖(2.15) 雙頻帶 LNA 在低頻帶模擬與量測的 1dB 點... 19 圖(2.16) 雙頻帶 LNA 在低頻帶模擬與量測的 IP3 ... 20 圖(2.17) 雙頻帶 LNA 在高頻帶模擬與量測的 1dB 點... 20 圖(2.18) 雙頻帶 LNA 在高頻帶模擬與量測的 IP3 ... 21 圖(2.19) 雙頻帶內模擬與量測的線性度... 21

圖(2.20) 雙頻帶 LNA Die Photo ... 22

圖(2.21) 自偏壓元件有偏壓在深三極管區的可能... 23 圖(3.1) 週期平穩過程（cyclostationary process）的概念... 26 圖(3.2) 混頻器與輸入參考雜訊... 27 圖(3.3) 週期平穩過程的輸出端雜訊堆疊現象... 28 圖(3.4) 單平衡降頻器... 29 圖(3.5) 電晶體的g_m對V_ds的關係 ... 29 圖(3.6) LO t 與各電晶體( ) g t_m( ) ... 30 圖(3.7) LO t 與轉導級系統的轉換函數( ) p t ... 31 ( ) 圖(3.8) LO t 與系統的轉換函數( ) G t_ms( ) ... 33 圖(3.9) Push-push 點 ... 36 圖(3.10) CMOS 元件側面示意圖 ... 40

viii 圖(3.11) CMOS 元件俯視示意圖 ... 40 圖(3.12) 晶格常數不匹配的情形... 41 圖(3.13) 功率用 PHEMT 的結構剖面圖... 42 圖(3.14) Y 參數法量測雜訊指數的設備架設 ... 42 圖(3.15) 電路的輸出頻譜顯示有外來雜訊干擾量測... 43 圖(3.16) 有外來干擾的電路低頻雜訊指數... 44 圖(3.17) 安置旁路電容的電路板... 46 圖(3.18) 量測電路板電路的輸出頻譜... 46 圖(3.19) 差動轉單端輸出量測雜訊指數的架設法... 47 圖(3.20) 主動 IF balun 的電路圖與電路板照片... 47 圖(3.21) 圖(3.14)去嵌化的示意圖... 48 圖(3.22) 圖(3.19)去嵌化的示意圖... 48 圖(3.23) OP 模擬與量測的增益 ... 49 圖(3.24) OP 模擬與量測的雜訊指數 ... 49 圖(4.1) 靜態抽取電流裝置電路圖... 51 圖(4.2) 一個共振電感電路之示意圖... 52 圖(4.3) 圖(4.2)在 LO 頻率的共振示意圖... 52 圖(4.4) 靜態電流分流＋串聯二個共振電感... 53 圖(4.5) 靜態電流分流＋串聯二個共振電感的等效電路... 53 圖(4.6) 5.2GHz CG 降頻器整體電路圖 ... 54 圖(4.7) 5.2GHz CG 降頻器模擬與量測的轉換增益對 LO 功率 ... 54 圖(4.8) 5.2GHz CG 降頻器模擬與量測的轉換增益對 IF 頻率 ... 55 圖(4.9) 5.2GHz CG 降頻器模擬與量測的 P1dB 點 ... 55 圖(4.10) 5.2GHz CG 降頻器單埠量測的雜訊指數 ... 56 圖(4.11) 5.2GHz CG 降頻器差動量測的雜訊指數 ... 56 圖(4.12) 5.2GHz CG 降頻器 die photo... 57 圖(4.13) 模擬電流分流裝置所貢獻的共模雜訊 （比較抽電流、元件閘極長度、電路是否轉成單端輸出）... 58 圖(4.14) 模擬不同分流電流下的所需的 LO power 與雜訊表現... 60 圖(4.15) 動態偏壓電流分流裝置電路圖... 61 圖(4.16) 2.4GHz CS 降頻器整體電路圖 ... 62 圖(4.17) 2.4GHz CS 降頻器模擬與量測的轉換增益對 LO 功率 ... 63 圖(4.18) 2.4GHz CS 降頻器單埠量測的雜訊指數對 IF 頻率 ... 63 圖(4.19) 2.4GHz CS 降頻器差動量測的雜訊指數對 IF 頻率 ... 64 圖(4.20) 2.4GHz CS 降頻器 die photo... 64 圖(4.21) 模擬的雜訊指數，比較不同 LO pumping power 與 有無輸出差動轉單端 （模擬電路不含輸出緩衝器）... 65

ix 圖(4.22) 模擬的雜訊指數， 比較不同注入電流量... 66 圖(4.23) 降頻器電路... 68 圖(4.24) 馬爾尚分合波器的佈局圖... 69 圖(4.25) 5.2GHz 微混頻器整體電路架構 ... 69 圖(4.26) 具靜態電流分流的微混頻器整體電路圖... 70 圖(4.27) 馬爾尚分合波器的輸入返回損耗 S11 與傳輸損耗 S21、S31 .... 70 圖(4.28) 馬爾尚分合波器的差動埠相位差... 71 圖(4.29) 比較有無電流分流的轉換增益對 LO 功率量測... 71 圖(4.30) 比較有無電流分流的轉換增益對 IF 頻率量測... 72 圖(4.31) 比較有無電流分流的雜訊指數對 IF 頻率量測... 72 圖(4.32) 量測比較不同 LO 頻率下轉換增益對 LO 功率... 73 圖(4.33) 量測比較不同 LO 頻率下轉換增益對 IF 頻率... 73 圖(4.34) 量測比較不同 LO 頻率下雜訊指數對 IF 頻率... 74 圖(4.35) 5.2GHz 微混波器 die photo ... 74 圖(4.36) 具靜態電流分流的微混波器 die photo... 75

1

第1章

2 1.1 研究動機 無線通訊在強調隨時隨地與效率的現代社會扮演越來越重要的 角色，但無論是何種應用都要考慮系統雜訊的議題，以接收機前端的 低雜訊放大器來說，它壓低系統雜訊的能力愈強則系統所需的最小輸 入功率就愈小（系統敏感度變好），當然低雜訊放大器本身的雜訊指 數也要設計相當地低，本論文實作了兩個低雜訊放大器，選擇用 PHEMT 製程，希望利用元件本身低微波雜訊的特性來達到小於 2dB 的電路雜訊指數。 再擴大從系統架構來看，若要針對廣大市場提供低成本的方案， 則直接降頻式接收機將是首選的架構，但必須克服伴隨此架構的四個 問題：  直流偏移  偶次諧波失真  I/Q 訊號不匹配  閃爍雜訊(Flicker Noise) 隨著使用 CMOS 的射頻積體電路技術日漸成熟，越來越多的傳收機 能直接用 CMOS 製程與數位電路整合在一起，但 CMOS 電晶體本身 的閃爍雜訊屬於低頻雜訊（約數百 kHz 以內才出現），其功率頻譜密 度和頻率成反比，在低頻它將可能淹沒欲接收的信號，使直接降頻式 接收機的基頻信號信雜比(SNR)降低。 而追究整個接收機當中的元件，低雜訊放大器的操作頻率遠高於 閃爍雜訊的轉角頻率、基頻信號處理電路則可以設計使用長通道的電 晶體，所以降頻器產生的閃爍雜訊可能最具主導地位（其原理將於本 論文第三章中解釋）；降頻器分為主動式與被動式兩種，主動式降頻

3 器具有較高增益的優點，能幫助抑制後級電路產生的雜訊，主動式降 頻器的轉角頻率一般約在 1MHz 左右，所以通常直接降頻式接收機的 中頻頻率不會設計到如此低頻，但要是能降低主動式降頻器的閃爍雜 訊，那麼就能增加中頻信號可用的頻寬。 本論文即針對主動式降頻器來研究改善其閃爍雜訊的方法。由相 關論文歸納出四個改進降頻器閃爍雜訊的要點，如減少 LO 開關級的 偏壓電流、選用大尺寸元件、改變 LO 信號的頻率與波形的切線斜率 以及減小電路的寄生電容，再衍生出對應的電路技巧，並針對偏壓電 流分流裝置本身的雜訊對電路的影響做個討論。

Improve the LO-voltage slope Reduce the bias

current of LO switch Choose large device size Reduce parasitic capacitance

Static current bleeding Dynamic current

bleeding Static current bleeding with resonant inductors

圖（1.1） 改善降頻器閃爍雜訊的四個要點與其對應的電路技巧 1.2 研究成果

本 篇 論 文 利 用 TSMC 0.18m 1P6M RF CMOS 、 TSMC

0.13m 1P8M RF CMOS 以及 WIN 0.15m PHEMT 製程技術來設 計晶片，由國家晶片中心與台灣積體電路公司、穩懋半導體合作提供 給學術研究之用。 晶片名稱 使用製程 Noise Figure Corner Freq . 2.4GHz LNA WIN 0.15m PHEMT 1.43dB -

4 2.4/5GHz LNA WIN 0.15m PHEMT 3.3dB - 5.2GHz Static Current Bleeding Mixer TSMC 0.18m CMOS 12dB 23MHz 2.4GHz Dynamic Current Bleeding Mixer TSMC 0.13m CMOS 12.8dB 4MHz 5.2GHz Micromixer WIN 0.15m PHEMT 11.4dB 40MHz 表1. 本論文之研究成果 1.3 論文組織 本論文分為五個章節：第一章為導論；第二章包含說明與實作， 空乏型 PHEMT 製程如何利用自偏壓技巧來達到單正壓電源操作與低 雜訊；再來進入探討降頻器的閃爍雜訊，第三章解釋降頻器的雜訊機 制，並提出改善其閃爍雜訊的電路技巧，以及說明量測是如何的架 設；第四章為實作改善閃爍雜訊的電路，比較模擬與量測結果，雖然 因為設計上的疏失以至於量測得到轉角頻率仍然頗大，不過我有檢討 出原因，附上模擬來驗證，供未來設計者做個參考；第五章則對上述 的所有電路設計與實作結果做個結論；第六章是附錄。

5

第2章

單正壓操作之

6 2.1 2.4GHz 低雜訊放大器 (WIN 0.15m PHEMT) 2.1.1 研究動機 本電路針對無線通訊網路 2.4GHz~2.5GHz 來做一個實現，雖然 在 2.4GHz 的應用上 CMOS 製程因為較便宜而比較佔優勢，但目前 CMOS 低雜訊放大器的雜訊指數仍較 pHEMT 製程的電路高（參考文 獻[3]~[5]），若是接收機非常講求低雜訊指數的話（如 1.3dB Noise Figure），pHEMT 製程是更好的選擇。 然而 PHEMT 元件要設計偏壓在低雜訊、低功率的情況下，其閘 極必須給予一負偏壓，此電路即針對自偏壓電路及傳統電流重複使用 放大器做出改良，目的是為了達到單壓操作（行動通訊系統常用的 3V 電壓源）與低功率消耗（25mW），針對窄頻（2.4GHz~2.5GHz） 設計，以求能達到極低雜訊的效能。 2.1.1.(1) 基本架構簡介 為了降低功率消耗而衍生出了電流重複利用的型式，參考文獻[6] 介紹電流重複利用的低雜訊放大器架構如下： M1 M2output input Vdd R3 R4 C3 C2 DC path VB C1 R1 R2 LD 圖(2.1) 電流重複利用之兩級共源極放大器 LNA

7 1 M 與M 共用一條 DC 路徑，從 ac 信號來看他們又各為一級共源極2 放大器，如此的架構雖然能達到低功率、低雜訊與高增益，輸入端也 不需偏壓、方便設計阻抗匹配網路，不過缺點有三：自偏壓電路由電 阻實現，然而電阻易發生製程變異而影響電路的偏壓；輸出端由電感 構成阻抗匹配，當操作頻率在低頻時所需要的感值必須很大，此電感 會佔據不少面積；可能需要再多一個VB電源來給M 的閘極偏壓，2 也是會多佔掉一些面積和增加封裝的成本。 M1 M2 output input Vdd MB1 MB2 R1 C1 C2 DC path 圖(2.2) 單正壓操作之 LNA 參考文獻[1][2]提出圖(2.2)的架構，第一級 1M 為共源極放大器， 提供電路主要的增益，第二級M 為共汲極放大器，做輸出阻抗匹2 配。電路的偏壓方面，輸入端給 0V，靠並聯接地的電阻給偏壓；兩 個接成二極體組態的自偏壓電晶體MB 、1 MB 做電路的電流源，主2 動的電晶體M 和1 M 藉由自偏壓電路的2 V 得到負的_ds V_gs偏壓；所以此 電路可以單壓操作，而且只有一條電流路徑，節省消耗的功率。 元件尺寸M1M2，MB1MB2，對稱的元件才能避免M 或是1 2 M 不是工作在飽和區的情況。

8 2.1.1.(2) 電晶體元件尺寸之設計 依據預計規格規劃的3V電壓源、消耗電流I 7 ~ 11mA，以及經 驗公式（I 0.15I_dss時電晶體貢獻的雜訊最小），因此元件大小不能 太大，WIN 提供2 50 、4 50 的電晶體適合此偏壓操作的限制，而 大尺寸的元件有利於縮小輸入阻抗匹配的電感大小，所以最後選擇 4 50 的電晶體。 自偏壓的電晶體是自己把2 50 的電晶體縮小得到的，文獻指出

GaAs FET 相當遵行 scaling rule，故自行縮小電晶體的通道寬度，WIN 提供的大訊號模型仍可適用在 I-V 曲線的模擬。 2.1.1.(3) 源極電感性退化 輸入阻抗等效為 1 ( )        in g s T s gs Z j L L L j C 理論上共源極放大器使用電感性退化可使得其輸入阻抗靠近50，經 模擬的結果，4 50 的電晶體在I 0.15I_dss偏壓時 f_T 49GHz，由計 算得到大概用 0.1nH 即可達到此效果，此感值不會犧牲多少電路的增 益。 在電路中所使用的電感都是利用 WIN 所提供的模型來實作。 2.1.1.(4) 電路穩定性 電路在低頻（1GHz 左右）會震盪，推測是因為增益太高（輸入 阻抗匹配時電路有超過 20dB 的增益，可能因為這是 power device 的

9 製程，元件偏向高增益，解決的方法有一：在電晶體的汲極和閘極並 聯電阻到地，不過我在汲極並聯電阻的幫助不大，閘極並聯電阻對電 路穩定性很有幫助，然而會貢獻許多雜訊給電路，所以我嘗詴另一種 解決震盪的方法：在輸出端串聯一個小電阻，因為第一級共源極放大 器的增益很高、所以這個小電阻貢獻給電路的熱雜訊不多，雖然這種 作法是犧牲了一些增益跟雜訊指數，不過最後增益和雜訊指數還是在 我預定的規格之內。 2.1.2 整體電路架構 M1 4*50 M2 4*50 output input Vdd 1.8kOhm 6.7nH 213pH 2*10.2 12.7pF 35.9Ohm 2*10.2 4.3pF 圖(2.3) 2.4GHz LNA 整體電路圖 2.1.3 模擬與量測結果  直流偏壓 Pre-simulation Measurement VDD 3V 3V 5V

IDD 8.47mA 10mA 10mA

10  模擬與量測的穩定度 0 1 2 3 4 5 0 5 10 S ta b il it y Input Frequency (GHz) Simulation Measurement VDD=3V 圖(2.4) 2.4GHz LNA 模擬的穩定度。 量測在 200MHz 以下不是無條件穩定。  模擬與量測的雜訊指數 1 2 3 4 5 6 0 1 2 3 4 5 6 N o is e F ig u re ( d B ) Input Frequency (GHz) VDD=3V Pre-simulation NF min NF(out) Measurement

NFmin (Die2) NF (Die2)

11  量測與模擬的 S 參數 1 2 3 4 5 6 -30 -20 -10 0 10 20 S -P a ra m e te r (d B ) Input Frequency (GHz) VDD=3V Pre-simulation S11 S22 S21 Measurement S11 S22 S21 VDD=5V S11 S22 S21 圖(2.6) 2.4GHz LNA 模擬與量測的 S 參數  模擬與量測的線性度 -40 -35 -30 -25 -20 -15 -10 15 20 25 -25 -20 -15 -10 -5 0 5 G a in ( d B ) Input Power (dBm) Simulation Gain Measurement Gain At 2.4GHz Simulation Output Power Measurement Output Power O u tp u t P o w e r (d B m ) 圖(2.7) 2.4GHz LNA 模擬與量測的 P1dB 量測得到的 IP1dB=-22dBm，OIP1dB=-5dBm。

12 -40 -35 -30 -25 -20 -15 -10 -80 -70 -60 -50 -40 -30 -20 -10 0 10 O u tp u t P o w e r (d B ) Input Power (dBm) Simulation 3rd Harmonic Fundamental Measurement 3rd Harmonic Fundamental At 2.4GHz 圖(2.8) 2.4GHz LNA 模擬與量測的 IP3 量測得到的 IIP3=-17dBm，OIP3=1dBm。

Input

100-pitch

Output

_100-pitch

VDD

圖(2.9) 2.4GHz LNA Die Photo

2.1.4 比較與討論

13 多出了 11.7%。PHEMT 製程的 LNA 的確有雜訊指數小於 2dB 的實 力，不過因為是空乏型元件，在設計電路偏壓時得面臨避免負偏壓的 挑戰，在此我們採取自偏壓的架構，由表 2 看來，可能因為製程變異， 量測得到的直流電流比模擬大了 18%，但實驗證實此種自偏壓的架構 可以幫助偏壓電流抵抗 VDD 的變化。 圖(2.6)偏壓在 3 伏操作下的 S11 有頻飄，中心頻到了 2.6GHz， 而且 S11 並沒有小於-10dB，另外 S21＝15.7dB，比模擬小了 3.7dB； 推測原因，如果是走線的寄生效應影響的話，通常中心頻是會往低頻 飄，我們懷疑是因為製程變異，元件的臨界電壓比模擬來的高，於是 3 伏操作不夠使元件M 進入飽和區，造成1 g 比模擬小、S11 與 S21_m 達不到設計的目標，提高到 5 伏操作來檢查，S11 與 S21 的確與模擬 情況較為吻合。 檢討我設計元件的偏壓，4 50 的元件雖然所需的輸入阻抗匹配 電感較2 50 的小很多，但在同樣的直流電流下其V_gs相對也更負，V_ds 分到的壓降更小，由圖(2.7)和圖(2.8)看來，此電路相對犧牲了線性度。

14

Process WIN 0.15um PHEMT

VDD 3V Pre-simulation Measurement S11 -12dB -7.5dB S22 <-22dB <-25dB Gain 19.4dB 15.7dB IP1dB -25dBm -22dBm IIP3 -18dBm -17dB Noise Figure 1.28dB 1.43dB Power 25.4mW 30mW Chip Size 1 x 1 mm2 表3. 2.4GHz LNA 模擬與量測結果總結

15 2.2 2.4GHz/5GHz 雙頻帶 LNA (WIN 0.15m PHEMT) 2.2.1 研究動機 近年來多頻道多模態的通訊系統逐漸受重視，有更多的應用，使 得接收機前端的低雜訊放大器必須能處理兩個以上的頻率信號，而本 電路針對無線通訊網路 2.4GHz~2.5GHz 與 5.3GHz~5.7GHz 來做一個 實現，目前相關 pHEMT 製程的雙頻帶 LNA 屈指可數，承 2.1 節電路 的架構，針對傳統電流重複利用之自偏壓放大器做出改良，目的是為 了達到單壓操作（行動通訊系統常用的 3V 電壓源）與低功率消耗 （26mW）。 2.2.1.(1) 基本架構簡介 輸入級匹配網路： RF Lg2 Cg Ls Lg1 Cgs 圖(2.10) 雙頻帶輸入匹配電路 整個輸出阻抗可以寫為





1 2 2 1 1 1 g in T s s g gs g g sL Z L s L L sC s L C        實部匹配一樣由電晶體的截止頻率 f 以及源極退化性電感_T L 決定；_s

16 虛部部分可以由上式得到詳細的數學解，但從直觀來看，可以粗略地 視為分別對兩頻段做匹配：低頻的匹配電路主要由L_g1、L_g2、L 以及_s gs C 構成，而高頻則是以C_g、L_g2、L 以及_s C_gs為主。 在電路中所使用的電感都是利用 WIN 所提供的模型來實作。 2.2.1.(2) 電晶體元件之尺寸設計 依據預計規格規劃的 3V 電壓源、消耗電流I 7 ~ 11mA，以及經 驗公式（I 0.15I_dss時電晶體貢獻的雜訊最小），因此元件大小不能 太大，WIN 提供2 50 、4 50 的電晶體適合此偏壓操作的限制，而 比較搭配這兩種電晶體尺寸的輸入匹配網路，其實兩者所需的電感大 小差異不大，比較大的差別在於低頻穩定性以及是否需要源極退化電 感。 4 50 的電晶體有低頻（1GHz 左右）不是無條件穩定的問題， 我能想到的解決方式是在輸出端串聯一個小電阻，但付出了輸出增 益，在高頻頻段的增益便不夠達到預計規格，而2 50 的電晶體在我 設計的電流下便能達到無條件穩定和S22 10dB，另外也注意到未 做輸入阻抗匹配前的 S11 便在史密斯圖上的 50 歐姆圓附近，可以不 需要源極退化電感，因為我個人存在一個疑問，源極退化電感是否也 需要設計成雙頻帶匹配的型式？不過也沒見過文獻探討，在此能避免 這種問題對我來說是最好，所以最後選擇2 50 的電晶體。 自偏壓的電晶體是自己把2 50 的電晶體縮小得到的，文獻指出

GaAs FET 相當遵行 scaling rule，故自行縮小電晶體的通道寬度，WIN 提供的大訊號模型仍可適用在 I-V 曲線的模擬。

17 2.2.1.(3) 輸入穩定性 為了低頻無條件穩定，除了挑選不同尺寸電晶體來解決問題之 外，加大源極的旁路電容值也有很大的幫助，只是要多付出面積。 2.2.2 整體電路架構 M1 2*50 M2 2*50 input output Vdd 3nH 4.1nH 1.48 kOhm 24pF 2*15 2*15 4.27pF 677fF 圖(2.11) 2.4GHz/5GHz Dual-band LNA 整體電路圖 2.2.3 模擬與量測結果  直流偏壓 Pre-simulation Measurement VDD 3V 3V

IDD 11.2mA 12.6mA

18  模擬的穩定度 0 1 2 3 4 5 6 7 8 0 5 10 S ta b il it y Input Frequency (GHz) Simulation Measurement VDD=3V 圖(2.12) 雙頻帶 LNA 模擬與量測的穩定度 K>1，為無條件穩定。  模擬與量測的雜訊指數 1 2 3 4 5 6 7 8 1 2 3 4 5 6 N o is e F ig u re ( d B ) Input Frequency (GHz) Pre-simulation NF(50 ohm) Measurement NF(50 ohm) 圖(2.13) 雙頻帶 LNA 模擬與量測的雜訊指數

19  模擬與量測的 S 參數 0 1 2 3 4 5 6 7 8 9 10 -30 -25 -20 -15 -10 -5 0 5 10 15 20 25 S -P a ra m e te r (d B ) Input Frequency (GHz) Pre-simulation S11 S22 S21 Measurement S11 S22 S21 圖(2.14) 雙頻帶 LNA 模擬與量測的 S 參數  模擬與量測的線性度 -45 -40 -35 -30 -25 -20 -15 -10 -5 0 5 10 15 20 25 -35 -30 -25 -20 -15 -10 -5 0 5 10 G a in ( d B ) Input Power (dBm) Simulation Measurement 09/09/30 09/08/13 At 2.4GHz Simulation Measurement 09/09/30 09/08/13 O u tp u t P o w e r (d B m ) 圖(2.15) 雙頻帶 LNA 在低頻帶模擬與量測的 1dB 點 模擬得到的 IP1dB=-25.5dBm。

20 量測因為有 peaking 所以很難訂說合理的 1dB 壓縮點在哪。 -45 -40 -35 -30 -25 -20 -15 -10 -5 0 5 -80 -70 -60 -50 -40 -30 -20 -10 0 10 O u tp u t P o w e r (d B m ) Input Power (dBm) Simulation 3rd Harmonic Fundamental Measurement 09/09/30 3rd Harmonic Fundamental 09/08/13 3rd Harmonic Fundamental At 2.4GHz 圖(2.16) 雙頻帶 LNA 在低頻帶模擬與量測的 IP3 量測得到的 IIP3=-14.5dBm。 -50 -45 -40 -35 -30 -25 -20 -15 -10 -5 0 10 15 20 25 -35 -30 -25 -20 -15 -10 -5 0 5 10 G a in ( d B ) Input Power (dBm) Simulation Measurement 09/08/13 09/09/30 At 5.2GHz Simulation Measurement 09/08/13 09/09/30 O u tp u t P o w e r (d B m ) 圖(2.17) 雙頻帶 LNA 在高頻帶模擬與量測的 1dB 點 模擬得到的 IP1dB=-21dBm。

21 量測因為有 peaking 所以很難訂說合理的 1dB 壓縮點在哪。 -45 -40 -35 -30 -25 -20 -15 -10 -5 0 5 -80 -70 -60 -50 -40 -30 -20 -10 0 10 O u tp u t P o w e r (d B m ) Input Power (dBm) Simulation 3rd Harmonic Fundamental Measurement 09/08/13 3rd Harmonic Fundamental 09/09/30 3rd Harmonic Fundamental At 5.2GHz 圖(2.18) 雙頻帶 LNA 在高頻帶模擬與量測的 IP3 模擬得到的 IIP3=-13dBm。 量測得到的 IIP3=-4dBm。 0 1 2 3 4 5 6 7 8 -30 -20 -10 0 In p u t P o w e r (d B m ) Input Frequency (GHz) Simulated IP1dB Simulated IIP3 09/08/13 Measured IIP3 圖(2.19) 雙頻帶內模擬與量測的線性度

22

Input

100-pitch

Output

100-pitch

VDD

圖(2.20) 雙頻帶 LNA Die Photo

2.2.4 比較與討論 此電路很遺憾的是我畫佈局之前沒有先確認過是否能配合量測 的架設方式，結果輸入埠與輸出埠呈現交角 90 度，以至於量測 S 參 數時只能用四埠 S 參數的方法，線性度則仍然照一般面對面雙埠的方 式做校正、量測，而最重要的雜訊指數則勉強用有量測雜訊功能的頻 譜分析儀來測量，該儀器並不適用於量測雜訊指數小於 3dB 的電路， 所以雖然最後有量測到電路的特性，但結果存在的誤差可能非常大。 本電路證實了自偏壓的架構也可應用在雙頻帶的電路上，不過兩 個頻帶的電路表現不大一致，這是以後設計要改進的地方。可能因為 製程變異，量測得到的直流電流比模擬大了 12.5%。 圖(2.13)雜訊指數在 2.4GHz 為 3.72dB，比模擬的 2.56dB 多出了 45.3%，在 5.2GHz 為 3.27dB，比模擬的 2.49dB 多出了 31.3%，而雙 頻帶中最低的雜訊指數為 2.54dB。

23 圖(2.14)S 參數的量測結果，高頻帶頻寬較設計來得窄，S11 小於 -10dB 只剩 5.3GHz~5.7GHz，部份頻率下 S22 並沒有小於-10dB，另 外 S21 都比模擬小了 4.3～6dB；懷疑也是因為製程變異，元件的臨 界電壓比模擬來的高，於是 3 伏操作不夠使元件進入飽和區，造成 Gm 比模擬小、S11 與 S21 達不到設計的目標。 線性度的量測結果存在著無解的 peaking，為了證實量測結果無 誤，所以量測了兩次，09/08/13 是利用內建兩個信號源的 PNA-X 網 儀由電腦來做自動量測，09/09/30 則是人工的方式，雖然兩次量測的 晶片不是同一顆，但是結果在趨勢上是一致的；推測造成輸出增益峰 化的原因可能也跟自偏壓元件的臨界電壓變異有關，圖(2.2)中的MB1 可能偏壓在深三極管區，當輸入信號變大，相對的MB 的汲極壓降提1 昇、元件進入飽和區、其電流有機會變大，造成電路增益峰化，不過 量測的當時都沒有想到有電流變化的可能，所以要再等日後有量測的 機會來觀察偏壓電流是否有變化以驗證這番推論。 圖(2.21) 自偏壓元件有偏壓在深三極管區的可能 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 0.0 2.0 0 2 4 6 8 10 12 14 16 18 -2 20 VGS=-0.500 VGS=0.000 VGS=0.500 VDS ID S Readout m1 m1 VDS= SS_FET_TOP40..IDS.i=0.012 VGS=0.000000 0.750

24

Process WIN 0.15 m PHEMT

VDD 3V Simulation Measurement Power Consumption 33.6mW 37.8mW Frequency (GHz) 2.4-2.5 5.1-5.7 (min/max) 2.4-2.5 5.3-5.7 (min/max) Gain (dB) 22.8 17.9/18.9 18.5 13/13.5 Noise Figure (dB) 2.6 2.3/2.9 3.7 2.6/3.3 S11 (dB) -14.9 -19/-9.3 -18 -15.6/-10.5 S22 (dB) <-10 <-10 -8.6 -9.4/-8.7 IP1dB (dBm) -25.5 -22/-18 - - OIP3 (dBm) 8 10/11 2 6/8 Chip Size 1×1 mm2 表5. 雙頻帶 LNA 模擬與量測結果總結

25

第3章

26 3.1 主動式降頻器的雜訊基本理論 一般放大器的雜訊分析技巧並不適用於混頻器上，因為混頻器的 LO switch 電晶體是受到相當大的 ac 信號來驅動，會週期性地改變它 們的偏壓點，在這種情況下混頻器電路所貢獻的輸出端雜訊屬於週期 平穩過程（cyclostationary process），圖(3.1)簡單解釋它的概念： n

V

V

_out

periodic signal

t

_t

圖(3.1) 週期平穩過程（cyclostationary process）的概念 n

V 是電路的輸入參考雜訊（input referred noise），它經過一個由週期

性電壓信號控制的開關，最後出現在輸出端的雜訊呈現週期性的時變 擾動，可以想成雜訊和控制開關的信號做了調變，這個調變作用使得 輸出端的頻譜看到雜訊堆疊（noise folding）的現象。

以信號與系統的觀點來解釋，像混頻器這種由週期性 LO 信號所 驅動的電路適合用線性週期性時變系統(linear periodic time-varying

system)來討論，輸出信號y t( )與輸入信號x t( )之間的關係為

( ) ( , ) ( ) ,

27 ( , ) h t u 是系統的脈衝響應函數，u是輸入信號的時間，t是觀察點的時 間，h t u( , )也是週期性函數，在此它的週期會與 LO 信號的週期T 有 關，可以用傅立葉級數表示它，     



( ) 2 ( , ) ( ) exp( ) n n n n h t u h j t T (3-2) ( ) ( ) n h  是第n個諧波的頻率響應係數。 造成輸出信號的頻譜為：       



( )   2 ( ) ( ) ( ) n n x n n Y H X T (3-3) 詳細推導見附錄。 輸入信號X f( )被位移到f_LO的諧波頻率，乘上對應諧波項的響應 係數，相當於以 LO 的倍頻對輸入信號做取樣。 參考圖(3.2)混頻器的例子，注意到其相對應的頻譜—圖(3.3)中系 統存在間隔 f_LO頻率的取樣信號列：

LO

Output

Low Frequency Noise

LO f

0

f

28

f

LO f LO f 

₀

LO kf  kf_LO

f

f

Convolution

Input Signals

Total Output Noise

圖(3.3) 週期平穩過程的輸出端雜訊堆疊現象

輸入雜訊 f_n被取樣，出現在 f_nkf_LO頻率，最後加總起來得到全部的輸

出端雜訊，可以看出相隔kf_LO的這些雜訊頻帶彼此有相關性，此為週

期平穩過程的特色。

週期平穩過程的功率頻譜密度(power spectral density)公式

      



( ) 2  2 ( ) ( ) ( ) n n Y X n n S H S T (3-4) 了解以上的數學，接下來我們進入降頻器的雜訊分析，求出系統的頻 率轉換函數便可瞭解輸出的雜訊頻譜，進而挑出可以改善雜訊的因 素。 以下面圖(3.4)的單平衡降頻器來進行討論：

29 LO V   in V 1 M M2 3 M 1 I I₂ 3 B s I  I i 1 2 o I  I  I p C 圖(3.4) 單平衡降頻器 我們先假設：  電路沒有寄生電容C p  Switch 電晶體互相匹配  LO 信號為弦波，振幅適當，V t_LO( )  Asin(2 T t  )  所有電晶體工作在飽和區  電晶體的

g

m近似為線性（圖(3.5)中虛線部份）。 m

g

ds

V

gs th

V



V

圖(3.5) 電晶體的

g

_m對V 的關係 _ds 所以LO t 與經分段線性化的各電晶體( ) g t 的關係見圖(3.6)：這裡考_m( ) 慮的是一般實際的混頻器，開關級M 和₁ M 在 t 時間點內是同時工作₂ 的。

30

t

t

t

t

( )

LO

V t

0

0

0

0

1

( )

m

g t

2

( )

m

g

t

3

( )

m

g

t

t



X

V

3 1 X ov th

V



V



V

A

圖(3.6) LO t( )與各電晶體g t_m( ) 3.1.1 轉導級貢獻的雜訊 推導從轉導級看入的系統頻率轉換函數，首先瞭解到輸出的

I

_o信 號是V t_LO( )和電流源

I

_B 

i

_S 的函數：  ₁  ₂  ( ( ),  ) o LO B s I I I F V t I i (3-5) 通常

i

_s 很小，我們做一階的泰勒展開式得到：      ( ( ), ) [ ( ( ), )] o LO B LO B s B I F V t I F V t I i I (3-6) 第二項才是我們要的 IF 信號，令

31    ( ) (_LO( ), )_B B p t F V t I I (3-7) ( ) p t 是這個由轉導級看入的系統轉換函數，它跟開關級的切換動作有 關，所以波形見圖(3.7)：    1 2 1 2 ( ) ( ) ( ) ( ) ( ) m m m m g t g t p t g t g t (3-8)

t

t

( )

LO

V t

( )

p t

t



X

V

3 1 X ov th

V



V



V

A

1

1  圖(3.7) LO t( )與轉導級系統的轉換函數p t( ) 注意到它是個奇函數，所以對於輸出信號的頻譜       



( )   2  ( ) ( ) ( ), odd n n x n n Y P X n T (3-9) 可以看出輸入雜訊的頻譜只被堆疊出現在 LO 頻率的基數倍頻，所以 從上式得知，如果轉導級的輸入參考雜訊是低頻的閃爍雜訊，那它在 輸出端將會被升到高頻（LO 頻率的基數倍頻），可以利用簡單的低通 濾波器把它拿掉，轉導級貢獻給輸出端的就只有熱雜訊。 在此我們感興趣的是n  1的 ( )  ( ) n P 係數，它是主導項，求

32 (1) P ，如果 LO 信號的振幅 A 很大，則 (1) 2 P   ，如果 LO 是振幅 不會很大的弦波信號，參考圖(3.7)中的標號，則   _   _{ }      _  _    (1) 2 sin(2 2 ) ( ) 2 2 LO LO t _f P f t _f (3-10)  _  _{ }         1 3 1 2 sin 2 ov th LO V V t _f A (3-11) 轉導級貢獻的雜訊功率頻譜密度       



( ) 2   3 3 2 ( ) ( ) ( ), odd n O n n n n n S P S n T (3-12) 轉導級的熱雜訊電流源包含輸入源電阻R 雜訊、_s M 的熱雜訊和₃ 多晶矽閘極電阻r_g3雜訊，   2  2  3 4 ( 3 2 3 3 2 3) n m s m g m S kT g R g r g (3-13) 3.1.2 開關級貢獻的雜訊（直接開關雜訊） 圖(3.4)中開關級的電晶體M₁、M₂其中之一關閉時，電路的輸出電 流即尾電流I ，沒有從₃ M₁或M₂貢獻的雜訊成份出去；但是回顧圖 (3.6)，一般實際的混頻器有開關級電晶體們同時工作的情況，這時M₁ 或M₂的雜訊便會漏到輸出端去，而開關級的等效轉導

G t

_ms( )就是這個 由 LO 埠看入的系統的轉換函數，見圖(3.8)：      1 2 1 2 1 2 ( ) ( ) 1 1 ( ) ( ) ( ) ( ) ( ) m m ms m m m m g t g t G t g t g t g t g t (3-14)

33

t

t

( ) LO

V t

( )

ms

G t

t  X

V

3 1 X ov th

V



V



V

A

2

T

圖(3.8) LO t( )與系統的轉換函數G t_ms( ) 注意到

G t

_ms( )是以T 2為週期的偶函數，       



( )   2  ( ) ( ) ( ), even n n x ms n n Y G X n T (3-15) 所以輸入的雜訊會出現在輸出端頻譜的 DC 附近，也就是說 IF 信號 的閃爍雜訊主要來自於開關級電晶體的貢獻，稱之為直接開關雜訊。 開關級貢獻的雜訊功率頻譜密度：       



( ) 2   1,2 1,2 2 ( ) ( ) ( ), even n O n n ms n n n S G S n T (3-16) 求主導項n  0的G_ms( )n ( ) 係數，它等於將

G t

_ms( )取一個週期時間內 的平均： 



/ 2 (0) 0 2 ( ) T ms ms G G t dt T (3-17) 又 LO 信號為弦波，V t_LO( )  Asin(2 T t ，將積分的變數 ) t代換 為V ： _LO

34            _{  }   2 2 2 2 cos( ) 2 2 1 sin ( ) 2 1 LO LO dV A t dt T T A t dt T T V A dt T A (3-18) 3 1 3 1 ( ) (0) ( ) 2 1 1 ( ) 1 ( )      



ov th ov th V V ms _{V V} ms LO LO LO G G V dV A _{V A} (3-19) 假設開關級電晶體同時工作時的V_LO A ，則1 1



V_LO A



2 1，又  ( ) ms LO O LO G V dI dV ， 3 1 3 1 ( ) (0) ( ) 2 1      



ov th  ov th V V O B ms _{V V} LO LO dI I G dV A dV A (3-20) 又因為開關級電晶體同時工作的時間很短，我們把此時間內V t_LO( )的 變化視為線性，取t  0時的斜率為S ，    ( ) sin(2 ) LO V t A T t (3-21)  _   ( ) 2 cos(2 ) LO dV t A T t dt T (3-22)     0 ( ) 2 LO t dV t S A dt T (3-23)  (0) 4 B ms I G ST (3-24) 可以推論出影響開關級貢獻的直接雜訊的因素：  LO 頻率愈高、貢獻的雜訊量愈多

35  減少開關級的偏壓電流I_B可以減少貢獻的雜訊量  提高 LO 信號的斜率（讓它近似方波），可以減少開關級電晶 體同時工作的時間，進而減少貢獻的雜訊量 3.1.3 開關級貢獻的雜訊（間接開關雜訊） 前一小節的分析有其頻率上的限制，如果把電路的寄生電容（圖 (3.4)的C_p）考慮進來，因為寄生電容充放電的效應，使得電晶體的 偏壓點也受到 LO 頻率的影響，偏壓電流修正為 1 2 1 2 1( )1 2( 2) ( ) bs B gs gs b bs dV dV dV I I I C V C V C V dt dt dt      (3-25) b C 是共源極點與地之間所有的寄生電容值總和、取於V_LO( )t 0時的 值，C_b C_sb1C_sb2 C_db3，V 、₁ V 和₂ V 是跨於_bs C_gs1、C_gs2、C 兩端的_b 壓降，假設 LO 埠的共模電壓為V_{LO C,} 、不會隨時間而變， 1 LO C, LO( ) 2 ds3( ) V V V t V t (3-26) 2 LO C, LO( ) 2 ds3( ) V V V t V t (3-27) 3( ) bs ds V  V t (3-28) 所以整理I 為 _B 3 1 2 1 2 1 ( ) 2 LO ds B gs gs p dV dV I I I C C C dt dt      (3-29) 第三項為跟頻率有關的主導項，我們瞭解到V_ds3( )t 呈現週期性（圖 (3.9)）：

36 3, , 1 1 1 1 ms p ds h LO C gs ms p g _sC V V A V g sC        (3-30) 1 2 ms m m g g g (3-31) 3, ds h V , LO C V 3( ) ds V t T t 圖(3.9) Push-push 點 為了方便求V_ds3( )t 的切線斜率，把V_ds3( )t 簡化近似為弦波：





2 2 3( ) sin(2 2 ) ms LO ms p LO ds g t A f t g C

V

       (3-32)





3 3 2 2 0 max ds ds 2 2 ms LO t ms p LO dV dV g f A dt  dt _     _{g  C } (3-33) 當 f_LO滿足C_pdV_ds3 dt I_B的情況下，前一節的分析結果都成立，不 過當





1 ₂ 1 2 ₁ 1 4 ms , 0.2 ~ 0.3 p LO B ms p LO g C f A I g C             (3-34) 超過 f_LO1頻率之後開關級會出現新的雜訊機制，上式中的主導係數為 LO 信號的振幅 A ，也就是說，為了對付直接開關雜訊而增大 LO 的 振幅，到了某個程度會使得 f_LO1提早出現，不過由參考文獻的模擬結

37 果來看，這種大 LO 振幅所造成的開關級雜訊並不算嚴重，還要再多 考慮更高頻的時候： 1 2 2 2 2 ,12, 2 0.2 2 m m LO T p g g f f C         (3-35) 此時透過寄生電容提供的路徑，就算在開關級電晶體之一為 OFF 的 理想工作狀態下，開關級仍會貢獻雜訊給輸出端，此種機制稱為間接 開關雜訊。參考文獻的模擬顯示，通常 f_LO1較 f_LO2提早出現，過了 f_LO2 頻率之後，開關級貢獻給輸出端的雜訊量會顯著增加。 2 LO f 點出另一個設計上的考量，如果為了壓低電晶體本身的閃爍 雜訊而設計開關級使用大尺寸的元件，但比較V 與_n C ： _p     ,12 2 , 1 2

for long channel 3 f n AF ox p gs gs ox K V AF C WLf C C C WLC (3-36) p C 增加的速度比V 減小的速度要快得多，所以要小心當開關級元件_n 尺寸大到某個程度以後間接開關雜訊機制會出現。 3.2 簡介元件的閃爍雜訊與其模型 閃爍雜訊最早在真空管的年代就被觀察到，其陽極電流呈現一種 顫動狀的擾動，而且在頻域上的特色是此擾動的大小與頻率成反比， 如今各式主動元件 MOSFET、SiGe HBT…也已被實驗證實有閃爍雜 訊的存在，一般預期隨著元件尺寸與操作功率的縮小化，減低元件閃 爍雜訊量的議題也會變得重要。只是多年來元件閃爍雜訊的成因機制

38

尚未定論，沒有一個理論能夠解釋在不同實驗條件下得到的多變結 果，也不能夠適用於任意元件，目前主流理論分成兩派：

 載子數目波動（carrier number fluctuation）

 表面載子遷移率波動（bulk mobility fluctuation）

前者解釋通道載子與矽—二氧化矽接面上的缺陷之間有著交互 作用，汲極電流是侷限在閘極氧化層下一個很薄的表面通道中流動， 而接面缺陷有著額外的能態，某些通道載子將被接面缺陷隨機捕捉 （跳到額外的能態）然後又被釋放，造成汲極電流出現擾動，統計上 缺陷捕捉、釋放載子的行為有著特定的時間常數。後者則是歸咎於載 子與晶格、接面缺陷、摻入雜質…等發生散射，導致載子遷移率改變、 汲極電流出現擾動。 我們熟知的 CMOS 元件的閃爍雜訊表示式 2 f 1 n ox K V C WL f   (3-377) 只是個近似式，它不能表示偏壓電流或溫度對閃爍雜訊的影響。目前

主流的雜訊模型為統一模型（unified model），它以 I-V 模型將上述兩

種雜訊理論結合，其基本形式 2 2 1 ( ) d ( ) Id t fm kTI S f N E fWL N      _  _   (3-38) k為波茲曼常數，T 為溫度，I 為汲極電流，_d  用來預測電子的穿隧 距離， f 為操作頻率，W、 L 是通道的的寬、長，N為反轉層中每單 位面積裡的載子數目，是載子遷移率， 遷移率散射參數表示載子

39

遷移率會受到氧化物的影響， N 為氧化物中每單位面積裡被電子佔_t

據的缺陷數目，計算缺陷數目以位於通道內準費米能階E_fm上的為資

格。這個模型顯示了一些物理意義：

 通道離接面越遠的元件會有較低的閃爍雜訊量，例如埋入通 道的 PMOS、SiGe PMOS、SOI PMOS。

 操作在次臨界區的元件，不論是 NMOS 還是 PMOS，它們都 呈現比工作在飽和區時還要小的閃爍雜訊量，推測這與較低 的通道載子密度有關，減少了載子被接面缺陷捕捉或是載子 發生聲子碰撞的機率。 至於元件尺寸對閃爍雜訊的影響，製程縮小化造成元件的低頻雜 訊變大，現實中因為汲極和源極之間的空乏區變小，為了抑制漏電 流，通道會做口袋佈值（pocket implantation）之類的處理，增加通道 與氧化層之間的接面缺陷。數學上來看，接面缺陷隨機捕捉、釋放載 子造成接面電荷密度Q₀的擾動，調變了 flat band 電壓Q₀ C_ox，等效 是閘極串聯了一個雜訊電壓，與C_ox成反比，大尺寸元件C_ox大，具 有平均、抵消這種雜訊電壓擾動的作用。 3.3 CMOS 場效電晶體的 STI 效應對其閃爍雜訊的影響 即使是同樣長寬比的 CMOS 電晶體，它們表現出的雜訊特性也 是有差別的，單位寬度大、閘極數目(finger number)少的元件貢獻出 來的閃爍雜訊較小，模擬可看出這種差別，推測也許是 f 的差異造_T

成，不過也有文獻指出原因與淺溝槽隔離（Shallow Trench Isolation, STI）有關。

40 閂鎖效應（latch-up），它相較 FOX 有三點優勢：減小佔用矽晶圓表 面的面積（亦即能增加元件的密集度）、較佳的表面平坦度與較少的 通道寬度侵蝕，於是 STI 在現今的 CMOS IC 製程中成為關鍵技術之 一，0.25 m 以下的 CMOS 製程廣泛地應用到 STI 技術。 n+ n+ p+ p+ N-well P-substrate Oxide Gate 圖(3.10) CMOS 元件側面示意圖

OD2: thick oxide OD: thin oxide

Poly Gate STI Stress 圖(3.11) CMOS 元件俯視示意圖 圖(3.10)是簡單的 MOSFET 電晶體佈局示意圖，圖(3.11)從俯角 看出電晶體是被 STI 所圍繞，要注意到的是 STI 與電晶體之間的接面 存在著應力，參見圖(3.11)上的標示，較為人知的是此應力影響了電 晶體的臨界電壓，然而在閘極跨過隔離邊緣的區域下，由於閘極邊緣 受到周圍 STI 應力的擠壓而又導致了通道的接面缺陷，這些缺陷會隨 機捕捉流過通道的自由電子，此為閃爍雜訊形成的機制之一。此外文 獻指出閘級數目多的元件還會展現出較大的雜訊變異，也就是其雜訊 模型較不準確，所以在我的電路設計考量中，對於開關級元件，我會 選擇閘極數目少的來減小其貢獻的閃爍雜訊量。

41 3.4 假晶高電子遷移率電晶體（PHEMT）元件的閃爍雜訊 在 3.2 節的討論中提到，元件的閃爍雜訊與通道跟絕緣材料之間 的介面缺陷有關，所以讓我們先來了解一下 PHEMT 的製程，來看其 通道接面的情形。 異質接面磊晶其最基本的物理條件為晶格常數匹配，一個好的異 質接面元件，其兩個材料的晶格常數相近，然而能隙卻能有所差異， 注意到磊晶層有其臨界厚度，當異質磊晶層還很薄時，磊晶層的原子 會依照基板的晶格大小來排列，這是物理應變（strain）的現象，但 當磊晶層厚度增加，累積太多的能量以致於無法再維持應變，轉為鬆 弛的狀態，產生差排（dislocation）。 圖(3.12) 晶格常數不匹配的情形 改變通道材料可以進一步提高電子移動率，如以In Ga_{x 1x}As取代 GaAs，因為前者具有更小的有效質量、更小的能隙來產生更大的 Ec  ；銦含量較高的元件其特性也較佳，但它會引起與GaAs基板之 間的晶格不匹配，所以磊晶層厚度要小於上段所述的臨界厚度，此技 術衍生出偽晶的(pseudomorphic)InGaAs通道層。 CIC 提供的是功率用途的 PHEMT 製程，通道層夾在上下方的位 障層之間，為雙異質接面以求更高的 2DEG 單位面積密度來提昇元件 功率。

42 GaAs substrate GaAs buffer n AlGaAs barrier AlGaAs spacer InGaAs channel AlGaAs spacer n AlGaAs barrier GaAs cap 1 , 0.15 0.25 x x In Ga_ As  x Channel: thickness=10~15nm C E F E 2DEG 圖(3.13) 功率用 PHEMT 的結構剖面圖 由圖(3.13)可以想見通道的接面缺陷應該頗大，我們想來研究 PHEMT 降頻器的閃爍雜訊表現，即使轉角頻率可能頗大，但配合上 電路技巧，量測結果可能會看到明顯的改善效果，可以驗證 3.1 節的 理論。 3.5 量測雜訊指數的架設 量測環境的架設上首先要注意兩件事：  查看測量設備的頻寬是否支援我們的量測。  檢視環境固有的雜訊水平（noise floor）。 DUT Noise source ~1GHz NF˜ 15dB Balun LNA 100kHz~1GHz NF˜ 1.5dB G>20dB 28V 50ohm 50ohm LO Calibration path DC block 100kHz~6GHz DC block 100kHz~6GHz 圖(3.14) Y 參數法量測雜訊指數的設備架設

43

我們是用所謂的 Y 參數法，由一個 ENR（Excess Noise Ratio） 雜訊源搭配頻譜分析儀來量測雜訊指數，此雜訊源、外接 LNA、頻 譜分析儀以及 DC block 的頻寬都要能涵蓋所要量測的閃爍雜訊的頻 率。要是量測所需的輸入訊號大於 1GHz，我們維持先用低頻的這個 雜訊源做系統校正（校正是要扣掉系統的雜訊水平，而此頻率也得涵 蓋了閃爍雜訊的範圍），再換成更高頻的雜訊源來量測我們電路的雜 訊指數。 通常在屏蔽室內環境固有的雜訊水平為-80～-90dB 左右，而我們 電路的雜訊經過外接 LNA 放大、到頻譜分析儀紀錄的值約為-60dB， 但是我們量測上遇到了有其他外來雜訊干擾的問題，見圖(3.15)，這 是在量測電路增益時紀錄的頻譜： Mark 1: IF signal Mark 2: interference Mark 3: interference interference 圖(3.15) 電路的輸出頻譜顯示有外來雜訊干擾量測

44 從低頻一直到 100MHz 的頻帶內都存在著外來雜訊，標示 2 的數 量級還逼近-60dB，當普通量測電路的增益時這些雜訊並不會影響量 測，但此情況下量到的低頻雜訊會如圖(3.16)： 0.1 1 10 100 1000 0 10 20 30 40 50 N F (d B ) IF Frequency(MHz) LO=5.2GHz,Vc=1.8V,PLO=0dBm 150 -10dB/dec 圖(3.16) 有外來干擾的電路低頻雜訊指數 在 1MHz~100MHz 的雜訊指數都被外來干擾所遮蔽，無法判斷電路該 有的轉角頻率在哪裡。 後來檢查出這外來干擾是由直流電源供應器所貢獻出來的，從電 路的 VDD 進來干擾量測，不同的機器貢獻的低頻雜訊出現的範圍也 不同，所以會看到圖(3.15)中標示 2、標示 3 等等峰值。我們的電路 雖然是差動操作的，但是量測時只能拉單埠來頻譜分析儀看，PSRR 因此大打折扣。 有嘗詴過改以電池作直流電流源，不過由於電路的偏壓值都不是 乾電池可直接提供的，所以我們在麵包板上用可變電阻將乾電池的輸 出作分壓後再供電路用，量測卻又發現用電池的方式得到的量測結果

45 更糟糕，上網查詢到原來麵包板提供的接地不是很理想，也存在了很 多低頻雜訊，屬於接地跳動（ground bounce）的現象，使得電路的 PSRR 更差。 進一步改進的作法是洗電路板、打線，希望藉由更大片實體的接 地層能減輕接地跳動，而 DC 路徑索性一路加上旁路的穩壓電容，來 達到濾除直流電壓供應器產生的低頻雜訊，至於旁路電容該放多大、 該選用哪一種類的電容：參考了市售 OP 的數據手冊，裡頭建議0.1 F 的電容一定要放，觀察主機板、顯卡，上頭通常有330 F 的電解質電 容 ， 再 經 過 一 番 的 嘗 詴 和 錯 誤 ， 最 後 旁 路 電 容 的 容 值 範 圍 從 0.1F ~ 3300F，從連接電壓源處開始放大容值然後一路縮小容值 到電路端，如此效果較好；電容種類和其自振頻相關，製造商似乎都 不提供此方面的資料供網路查詢，而德州儀器的技術文件寫到各類電 容一般的適用頻率範圍：  電解質電容～100kHz 數量級  鉭質電容～1MHz 數量級  陶瓷電容～10MHz~1GHz 數量級 要注意到電解質電容有其極性，反偏壓下它會貢獻雜訊。 圖(3.17)是完成安置旁路電容的電路板，板材為_r 4.4的 FR4-二層板，背面整片為接地，板厚0.4mm，金屬為化金，與 SMA 接頭 相接的信號走線有設計匹配到50，不過因為製作時程的因素，電路 本身並沒有在電路板上做到輸入阻抗匹配。

46

SMA

0~18GHz Matched to 50ohm

Bypass Capacitor

•Multilayer ceramic capacitors •Electrolytic capacitors 圖(3.17) 安置旁路電容的電路板 圖(3.18) 量測電路板電路的輸出頻譜 圖(3.18)看到旁路電容的確吸收掉了直流電壓源的雜訊，我們再 來考慮到這是個差動電路，然而頻譜分析儀只能單端輸入，於是我們 嘗詴了圖(3.19)的方式：

47 DUT Noise source Balun LNA 28V 50ohm LO OP (BJT) BW>corner frequency Calibration path 圖(3.19) 差動轉單端輸出量測雜訊指數的架設法 這個作為 IF balun 的運算放大器型號 AD829，我依據它的資料表 在 ADS 輸入參數來做模擬，而它需要做負回授才有足夠的頻寬，電 路接法見圖(3.20)： 圖(3.20) 主動 IF balun 的電路圖與電路板照片 現在要考慮去嵌化（de-embed）的問題，量測結果包含來自 balun 的雜訊與損耗（或增益），圖(3.14)的架設法中，我們把差動電路看成 兩個單端的放大器（先不管降頻的效果），如圖(3.21)示意：

48   0 180 DUT A,F Fcasc G1,F1 Record at this plane

圖(3.21) 圖(3.14)去嵌化的示意圖

 

 

1 , 1 1 casc F F F dB F  G dB (3-39) 而圖(3.19)的架設法，要再修改   0 180 DUT A,F Fcasc G1,F1   0 180 G2,F2 圖(3.22) 圖(3.19)去嵌化的示意圖 參考文獻導出的式子

 

2 1 1 1 1 1 1 1 2 2 2 4 casc F F F F G A G       VV (3-40)

 

1 2 4 casc G  G  A G V_V (3-41) 接著我們想知道G 和₂ F ，由量測得知₂ G_casc、F_casc、G 和₁ F ，令₁ 1 A 、F1（亦即 DUT 理想傳輸線化）帶回式（3-40），得到去嵌 化的數據，與原始數據及模擬結果做比較：

49 1 10 100 1000 -70 -60 -50 -40 -30 -20 -10 0 10 20 30 40 50 S m a ll S ig n a l G a in ( d B ) Input Frequency (MHz) Rf=430ohm Simulation by ADS Measurement (raw data) Measurement (de-embedded) 圖(3.23) OP 模擬與量測的增益 1 10 100 1000 0 5 10 15 20 25 30 N o is e F ig u re ( d B ) Input Frequency (MHz) Rf=430ohm Simulation by ADS Measurement (raw data) Measurement (de-embedded) 圖(3.24) OP 模擬與量測的雜訊指數 OP 的增益為 23dB，雜訊指數 7.1dB，不過因為 Y 參數法校正誤 差為1dB，而 7.1dB 帶回式（3-40），對其第三項的影響不會讓它的 值大於 10（即1dB），還在校正誤差內，所以應該是不需特地將圖(3.19) 架設下的量測數據做去嵌化。

50

第4章

改善

FET

主動式降頻器的

51 4.1 5.2GHz 吉爾伯式降頻器(CG) -運用 LO 開關級偏壓電流靜態分流方式與串聯共振電感 (TSMC 0.18m CMOS) 4.1.1 研究動機 本電路採用靜態電流分流裝置，搭配共振電感，以期壓制高頻時 直接與間接開關雜訊的產生機制；並觀察抽取電流的量對改善閃爍雜 訊的量之間的關係。為了輸入阻抗匹配而採共閘極架構。 4.1.1.(1) 靜態偏壓電流分流裝置 RF LO Output B I C I 圖(4.1) 靜態抽取電流裝置電路圖 經由前一章對主動式混頻器的顫動雜訊分析，可以了解到 LO 的 開關級會貢獻直接開關雜訊， o( ) 4 B n I S f ST  ，所以利用偏壓電流分 流的方法來減少直接開關雜訊，藉由加上一 PMOS 電流源，可在不 改變流經輸入轉導級的電流下，減少流經開關級的偏壓電流，因此 o n S 就會下降，注意到這裝置持續注入電流，故稱靜態電流注入架構，附 帶一提，如此負載電阻的電流也變小，所以同樣的電壓頭部空間下， 負載電阻值可以增大來提昇電路增益。 但是這個電路仍然存在一些取捨，如電流注入裝置會使 LO 開關

52 級的共源極點的寄生電容變大，對於混頻器的頻寬造成影響，而且這 個裝置會使線性度變差，且熱雜訊會上升。 4.1.1.(2) 電感共振機制 承上一章的討論，開關級共源極端點的寄生電容是造成間接開關 雜訊的主要原因，事實上，在混頻的過程中，無論是直接開關雜訊或 是間接開關雜訊都會存在，只是當低頻時，電晶體電容的效應不明 顯，故間接開關雜訊相對效果較小。而在高操作頻率時，間接開關雜 訊可能會變成主體，所以加上電感共振掉寄生電容，文獻已討論出兩 種加入共振電感的架構：  兩個共源極點之間並聯一個共振電感 RF LO Output p C C_p S L 圖(4.2) 一個共振電感電路之示意圖 VRF LS/2 Cp 圖(4.3) 圖(4.2)在 LO 頻率的共振示意圖 回憶間接開關雜訊的理論，間接開關雜訊是透過在 LO 頻率看到的寄 生電容去影響輸入的小信號電流而最後出現在 IF 的雜訊脈衝，所以 電感L 要設計在 LO 頻率時與寄生電容共振，此種共振電感架構可設_S 計要不要搭配偏壓電流分流裝置。