文獻回顧與理論探討

第二章 文獻回顧與理論探討

2-1 矽奈米線製作方式與機制簡介

一維矽奈米線製備的方式大約可以分為兩種方向，一種是由下往上 (bottom-up)成長方式，另一種為由上往下(top-down)的蝕刻方式。而 bottom-up 的成長方式又有化學氣相沉積法(chemical vapor deposition, CVD)、金屬有機 物 氣 相 磊 晶 、 固 液 固 相 法 (solid-liquid-solid, SLS) 與 氣 - 液 - 固 相 法 (vapor-liquid-solid, VLS) [20-25]，其中最被廣泛研究的是氣-液-固成長機制。

而 top-down 的 蝕 刻 方 式 ， 主 要 有 濕 式 蝕 刻 的 金 屬 輔 助 無 電 蝕 刻 (metal-assisted electroless etching, MAEE) [26-28]和搭配蝕刻遮罩的感應耦合 電漿離子蝕刻技術(inductively coupled plasma reactive ion etch, ICP RIE )。

2-1-1 氣-液-固成長機制

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奈米線，只是反應物使用含矽的固體[30]。

圖 2-1 VLS 成長機制示意圖[29]

2-1-2 金屬輔助無電蝕刻原理

此化學反應為氧化還原反應，由於其還原電位值大於零，因此為自發性 化學反應，不需要外加電壓，其反應機制如下：將矽基板放入調配好的銷酸 銀(AgNO3) 與氫 氟酸(HF) 的溶 液之 中， 銀 離子 與矽 基板 反應 示意 圖如圖 2-2(a)，由矽基板提供電子給銀離子使之還原成銀原子，在矽表面析出，氫 氟酸隨即將矽氧化之後變成的二氧化矽溶解帶走，接著銀持續析出，二氧化 矽持續被溶解帶走，如圖 2-2(b)、圖 2-2(c)所示，最後留下來的便是一根根 獨立的矽奈米線，如圖 2-2(d)所示[31-34]，最後使用硝酸清洗帶走銀原子。

陰極反應為(2-1 式)，陽極反應為(2-2 式)，此反應式包含兩個半反應式如下 [35]：

Ag⁺＋e^－→Ag⁰(s)（2-1）

Si(s)＋2H₂O→SiO2＋4H⁺＋4e^－（2-2）

SiO₂(s)＋6HF→H₂SiF₆＋2H2O (2-3)

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圖 2-2 金屬輔助無電蝕刻機制示意圖

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另外有其他先利用圖案化再蝕刻或成長的方式製備矽奈米線陣列，像是 用 superionic-solid-state-stamping (S4)方式排列銀的圖案[36]，陽極氧化鋁 (anodic aluminum oxide, AAO)製備出奈米孔洞[37,38]，或奈米球微影術 (nanosphere lithography, NSL) [39,40]、Langmuir-Blodgett method 排列奈米球 圖案[41]，亦或是使用深紫外光微影(DUV lithography) [42]、電子束微影術 (electron beam lithography) [43]等等。以上方式其目的皆是先製作出奈米化的 圖案，配合金屬沉積，利用濕式蝕刻、離子式反應蝕刻或成長的方式，製作 出矽奈米線陣列，雖然排列較為規則有秩序，但皆手續繁複、設備昂貴且無 法大面積製造。

而使用氣-液-固相法機制成長，其方式需要準確控制溫度、位置還有反 應物與生成物，耗工費時且其大面積的成長長度有一定的限制。因此本實驗 使用金屬輔助無電蝕刻，成本低無須通電、可大面積製造，不到兩小時可製 備 200 m 以上準直的矽奈米線陣列。

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2-2 矽奈米線陣列垂直轉移研究現況

矽奈米線陣列的轉移技術有許多不同的方式，以下為近年來的研究。

Shiu 等 人 的 研 究 如 圖 2-3 在 欲 轉 移 的 基 板 之 上 鍍 上 一 層 PMMA [poly(methyl methacrylate)]，PMMA 溶液組成為 PMMA/chloroform (CHCl₃)，

其濃度為 2.5 wt. %。接著利用旋轉塗佈法將 PMMA 的溶液塗佈在欲轉移的 基板之上，其 PMMA 薄膜的厚度為 390 nm，然後加熱至 200 ℃高於 PMMA 的玻璃轉換溫度(glass transition temperature, Tg)為 105 ℃。接著將蝕刻完成的 矽奈米線陣列和連接著的矽基材，面對著 PMMA 薄膜施加一壓力如圖 2-3(b)。接著等 PMMA 的溫度低於玻璃轉換溫度(Tg)，並且施ㄧ力量在矽基 材的邊緣，最後就可以得到陣列式的矽奈米線轉移至其他基板如圖 2-4。當 施加的壓力為 55 kg/cm²，將可以得到矽奈米線的密度為 3~5×10⁷ NW/mm² [18] 。

圖 2-3 PMMA 分離矽奈米線示意圖[18]圖 2-4 轉移至玻璃基板 SEM 圖[18]

Weisse 等人首先將銀沉積在鋪有圖案化二氧化矽奈米球的矽基材之 上，接著蝕刻矽奈米陣列，再將試片浸泡到 75 ℃的去離子水之中持續三小 時，銀將會分層如圖 2-5(c)。緊接著第二次蝕刻，發現會有水平的裂縫產生 如圖 2-(d)，但蝕刻會進續進行，使奈米線陣列隨著時間變得更長。最後準 備欲轉移的基材，在上面旋塗 PMMA，將上述準備的矽奈米線陣列插入

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PMMA 之中，加溫 210 ℃持溫一段時間。接著降溫之後，已經斷裂的矽基 材就可以輕易的取下，整個製程如圖 2-5 所示[44]。

圖 2-5 二次蝕刻矽奈米線陣列產生水平裂縫示意圖與 SEM 圖[44]

Huang 等人使用 ITO 玻璃(indium tin oxide coated glass)當基板，先將所 準備的聚合物 PEDOT：PSS，利用旋轉塗佈 4000 rpm 然後在 80 ℃軟烤 10 分鐘，塗佈在 ITO 之上。將 P3HT：PCBM 膜加熱至 160 ℃持溫 5 分鐘並維 持在 N2的氣氛之下，接著將矽奈米線陣列施以一壓力壓進 P3HT：PCBM 膜，

如圖 2-6(b)，並在 160 ℃持溫 10 分鐘，也要維持在 N2的氣氛之下。等到冷 卻到室溫之後，使用一機械力從試片側邊將矽基板從 P3HT：PCBM 膜分離，

如圖 2-6(c)。最後蒸鍍金屬鋁(Al)當電極，如圖 2-6(a)。圖 2-7(a)為轉移之前，

圖 2-7(b)為轉移至 P3HT：PCBM 膜的 SEM 圖[45]。

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圖 2-6 分離矽奈米線陣列示意圖[45] 圖 2-7 轉移至 P3HT：PCBM 膜[45]

由上述的研究發現都有外加一側向力使矽基材與矽奈米線分離，由於樣 品尺寸太小此側向力無法精確控制，容易造成良率不高。若設計夾具，試片 是否足夠堅固承受，也是需要考慮的重要因素。另外使用聚合物當做轉移矽 奈米線的媒介，當矽奈米線插入聚合物，必須保證係奈米線垂直插入，以免 歪斜或斷裂。而矽奈米線是否有與基板作良好結合，並有良好的歐姆接觸且 使接合處無聚合物留下，此種因素皆會使元件的性能受到影響。而 Shiu 等 人使用的壓力過高(55 kg/cm²)也會造成操作上的困難[18]。

11 電發電器(thermoelectric generators, TEG)[46]，接著 Goldsmid 和 Douglas 在 1954 年利用半導體材料 Bi₂Te₃ 製作出的熱電致冷器(thermoelectric Cooler,

而物理學家 Thomson 整合 Seebeck 和 Peltier 兩個效應之間的關係，說明了 在異質材料間有溫度梯度或電流時就會產生電位差或吸熱和放熱的效應，即 為 Thomson Effect，此三種效應為熱電材料的基礎原理。

熱電材料主要的應用分為回收廢熱用於發電的熱電發電器和用於散熱

12 低。熱電元件在熱管理系統可由 COP (coefficient of performance)與 ZT 值的 關係表示式如 2-4 式，用來表示熱電元件的致冷效率。

13 (efficiency)可以表示如 2-7 式，COP 性能圖如圖 2-10，冷熱端溫差比值與發 電效率對照圖如圖 2-11 [49]。

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Bassi 等人利用了脈衝雷射鍍膜技術(pulsed laser deposition, PLD)製作 出 BiTe 型的薄膜(Bi2Te_3, BiTe 和 Bi₄Te₃)，PLD 技術可以合成多種化學計量

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成分的薄膜與製造多變的結構，例如非晶或多晶型薄膜結構，雖然複雜的晶 界界面略為減少了導電率，但卻大幅提升了聲子在介面散射的機率，Bi2Te3

薄膜擁有最好的熱電性質，Seebeck 係數為 -175 ~ -250 V/k，功率因子約為 20 – 45 W/cm K²，其 ZT 值期望可以超過 1.5 [54]。

就以上的文獻看來，雖然都有不錯的熱電優值，但 Bi 與 Te 都屬於重金 屬、價格昂貴且具有毒性，用在消費性電子散熱時，有外露危害健康的疑慮，

現今在重視環保的各種議題下，不易推廣。而超晶格薄膜製程複雜，費工費 時，再現性不高；脈衝雷射鍍膜技術也是製程時間很長，也不適用於大面積 生產。

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2008 年 Boukai 等人在 Nature 期刊發表矽在奈米尺度下具有發展熱電材 料的潛力，利用矽奈米線的線徑與摻雜濃度的改變，發現摻雜濃度過高時其 Seebeck 係 數比 塊材還 差( 方型直 線) ，但 適當的 摻雜 濃度可 以大 幅提升 Seebeck 係數如圖 2-14，因此我們知道摻雜濃度對矽奈米線的 Seebeck 係數 有重大影響。在矽奈米線線徑為 20 奈米，摻雜濃度為 710¹⁹ cm^-3時，矽的 奈米線其熱電優值在 200 K 時接近 1，如圖 2-15 [56]，比起矽的塊材在室溫 下只有 0.01 [57]改善了將近兩個數量級。在低維度的奈米結構下，利用材料 熱的傳導和聲子動力學等物理特性的改變，有助於有效地提升熱電效率。

圖 2-14 參雜濃度比較圖[56] 圖 2-15 摻雜濃度與 ZT 值關係圖[56]

2008 年 Hochbaum 等人利用金屬輔助無電蝕刻的方式其奈米線外觀如圖 2-16，且量測單根奈米線性質如圖 2-17，並通過高濃度摻雜製備 P 型矽奈米 線，發現雖然矽的塊材不是一個好的熱電材料，但是矽的奈米線的熱傳導率 在奈米尺度下都能在大幅度的降低。文獻指出無電蝕刻製程出矽奈米線的表 面粗糙度比氣-液-固成長法(VLS method)還粗糙，且作者提到在聲子傳輸上 粗糙度扮演了很重要的角色[58]，在奈米尺寸下聲子的傳輸對熱傳導率影響 顯著[50]，而實驗結果 VLS method 製作的矽奈米線其熱傳導率(κ) [59]較金 屬輔助無電蝕刻的矽奈米線還高，如圖 2-18，根據 ZT 值公式證明 VLS 其熱

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電性質較差。其文獻指出在溫度 25 K 時，矽塊材與奈米線的熱傳導率的比 值最高有 10⁴，而在室溫時也有 10²，如圖 2-19 所示，因此在室溫下 ZT 值 可以增進至 0.6 [58]。

圖 2-16 無電蝕刻 SEM 圖[58] 圖 2-17 奈米線量測示意圖[58]

圖 2-18 VLS 與無電蝕刻 k 值比較[58] 圖 2-19 塊材與奈米線 k 值比較[58]

2008 年 Vo 等人結合了第一原理的電子結構和波茲曼傳輸的計算，研究 矽奈米線的晶格方向和表面改造對熱電優值的影響，且提出當矽奈米線的直 徑為 1 或 3 奈米時，如果將離子的熱傳導率比起塊材下降 2 到 3 個數量級，

ZT 值有機會超過 1。計算結果指出直徑 1.1 奈米的矽奈米線，在載子濃度為 10¹⁸到 10²⁰ cm^-3之間時，ZT 值的範圍從 0.25 增加到 2.5 [60]。

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2009 年 Shi 等 人 使 用 第 一 原 理 電 子 結 構 緊 束 法 (first-principles tight-binding electronic structure calculation)的材料計算方式和波茲曼傳輸方 程式(Boltzmann transport equation) [61]，研究矽奈米線的尺寸與熱電特性的 關係。其中發現當矽奈米線的直徑尺寸增加時，ZT 值會跟著下降是由於 Seebeck 係數會明顯的下降，而導電率會緩慢的上升，因此小的直徑尺寸的 奈米線會有比較好的熱電特性。另外文獻中提到電子的熱傳導率(κe)其實比 聲子的熱傳導率(κp)低很多，因此電子的熱傳導率大都忽略，而純粹的 SiNW 的κp=1.49 W/mK [61]。根據文獻指出，在 Shi 等人的預測下藉著矽的同位 素的摻雜也可以調整奈米材料的熱傳導性質但並不會影響電子結構，因此可 以提升熱電優值，在其計算預測下，矽奈米線(SiNW)同位素的摻雜達 50%

(²⁸Si_0.5²⁹Si_0.5 NW)時，熱電優值從 0.81 進步到 1.06，提升了 31%，如圖 2-20。

載子濃度與 Ke的關係圖如圖 2-21 [62]。

圖 2-20 同位素掺雜與 ZT 關係[62] 圖 2-21 載子濃度與 Ke的關係圖[62]

2011 年 Buddharaju 等人為首次發表高密度的矽奈米線熱電發電機，其 利用 COMS 製程相關技術(thermoelectric generator, TEG)，使用深紫外光光學 微影術(DUV lithography) 與乾式蝕刻方式將直徑約 100 nm 高度約 1 m 的 矽奈米線陣列製作在 SOI(Silicon on insulator)晶片上，並使用離子植入方式

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摻雜 p 型和 n 型矽奈米線。其中提到其矽奈米線表面光滑如 VLS 的矽奈米 線，因此估計κ值為 25 W/mk。使用 resistance temperature detector (RTD)量 得當元件溫差為 70 k 時，開路電壓(Voc )為 1.5 mV，但實際上矽奈米線只有 0.12 K 的溫差，如圖 2-22，Seebeck 係數約為 29 V/K。當電壓操作在 0.75 V 與電流為 2 A 時，有最大功率為 1.5 nW，如圖 2-23。文中提到層層的電極 與基板提高了界面熱阻，使得熱都消耗在界面之間，因此若能將超薄的熱電 元件直接整合在晶片之中，將能省去這些熱阻提高熱電效率[63]。

摻雜 p 型和 n 型矽奈米線。其中提到其矽奈米線表面光滑如 VLS 的矽奈米 線，因此估計κ值為 25 W/mk。使用 resistance temperature detector (RTD)量 得當元件溫差為 70 k 時，開路電壓(Voc )為 1.5 mV，但實際上矽奈米線只有 0.12 K 的溫差，如圖 2-22，Seebeck 係數約為 29 V/K。當電壓操作在 0.75 V 與電流為 2 A 時，有最大功率為 1.5 nW，如圖 2-23。文中提到層層的電極 與基板提高了界面熱阻，使得熱都消耗在界面之間，因此若能將超薄的熱電 元件直接整合在晶片之中，將能省去這些熱阻提高熱電效率[63]。