晶圓測試發展趨勢

隨著設計發展趨勢朝向單位面積電路密度增加、功能增強的方向 前進，電子產品所需的引腳數(I/O)也隨著增加，促使單一晶片及積體 電路後段製程成本跟著水漲船高。在進行系統單晶片設計(System on Chip；SoC)、多晶片模組封裝(Multi Chip Module；MCM)或近期備受 矚目的系統封裝(System in a Package；SiP)時，為避免造成整組模組 的報廢而浪費成本，封裝前的晶圓測試及單一晶粒良品的把關，均使 完整及可靠的晶圓測試日趨重要。

此外，由於 I/O 數的急遽增加，新的封裝方式也越來越被廣泛運 用，使得晶圓測試的製程亦受到影響。如採用覆晶(Flip Chip)封裝技 術與晶圓級封裝(Wafer Level Package；WLP)，由於此兩種封裝技術 的製程中需在晶圓製造完成後，在晶圓上進行長凸塊(bumping)製 程，因此除了在晶圓製造完畢後需進行晶圓測試外，業界亦開始考 量，在植凸塊製程後進行晶圓測試的必要性。以晶圓級封裝的晶圓測 試為例，目前已有廠商在植凸塊製程後，先進行晶圓切割，在晶粒仍 以背膠(Tape)固定的狀態下，進行晶圓測試的製程。

根據 2001 年 ITRI 所公佈的封裝技術藍圖中指出，目前打線接合 技術的封裝產品間距可達 35μm，預計至 2005 年將可進一步縮減至 20μm。在晶片體積縮小，以及銲墊間距亦隨之縮小的影響下，探針 設備與探針卡是否能快速且準確的與銲墊接觸，便成為晶圓檢測技術

未來的重點發展方向。

在降低測試成本的考量下，有效縮減測試時間，也是各業者所持 續追求的發展方向，因此增加同時測試的晶粒數(Multi-DUT)亦是探 針卡廠商努力發展的目標。依據不同類型的產品，由於其 I/O 數的不 同，可同時進行晶圓測試的晶粒顆數也有所不同。以記憶體產品來 說，一般可同時測試 32、64 顆晶粒，甚至可同時對 128 顆晶粒進行 針測；而國際探針卡製造大廠 FormFactor，更在 2003 年推出可同時 針測 253 顆晶粒的探針卡，針對 300mm 的 DRAM 晶圓，將可在六次 的探針接觸下，完成整片晶圓的測試。

6.3 結論

本論文是以分析晶圓製程變異為出發點，我先以不斷的收集我所 要探討的資料、並吸收在學校所無法瞭解的知識與訊息，我也憑藉著 網路無彿屆的資料庫，能讓我們擴展科技新知視野，進而針對我所要 研究的議題慢慢的深入分析及用 Matlab GUI 完全一一展現與實現我 所要模擬的結果!

半導體製程技術不斷的進步而我們所製造出來的晶圓尺寸 (Wafer Size)也不斷增加，其晶圓製程變異(Wafer Process Variation)也 就越大進而導致晶圓製程良率的(Wafer Process Yield)下降，所以 我所研究的方向在於如何將晶圓製程變異減小，並將整體晶圓製程良

所發生的空間性製程變異( Spatial Process Variation)透過 Matlab GUI 模擬實現讓大家知道晶圓製程(Wafer Process)的重要性，而後可以針 對我所做出來的結果實際去下 Test Chip 並可以用 Test Chip 去驗證我 所做的分析與實際有無符合。

最後我們探討對於不同的製程我們可以用先進製程控制

(Advanced Process Control，APC)的方法使製程變異所發生的機率 降低，並使晶圓製程良率(Wafer Process Yield)提升這就是我們所 要達到的目的!

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