中 華 大 學

中 華 大 學 碩 士 論 文

題目：一個基於反相器串的製程變動分析

An Inverter Chain Based Process Variation Analysis

系所組別： 電機工程學系碩士班 學號姓名： M09201010 羅久雄 指導教授： 陳 竹 一 博 士

謝 焸 家 博 士

中華民國 九十四 年 七 月

摘要

本論文主要是從眾多的半導體產業公司和學術研究機構中，調查 和研究有關晶圓在製造過程中所發生的一些空間性製程上的變動，而 這些空間性製程變動會產生晶圓缺陷、晶圓錯誤、積體電路在操作時 所產生的問題或症狀…等等，我們把晶圓空間性製程變動的問題作一 整體性的資料蒐集、整理、分析，並加以描述和呈現這些觀點，對於 整個半導體製程的影響，最終能將這些現象的資料彙整作為改善晶圓 製程變動的索引，藉由運用其資料的結果能使半導體製程得到良率的 提升，並促使晶圓製程變動能下降這是我們所期望的。

Abstract

This thesis is mainly from numerous semiconductor industry's companies and academic organizations，Investigate and is it have something to do with wafer and wafer fabrication some happened spatial process variation in the course of making to study。

The wafer spatial process variation can produce wafer

defect ,and wafer mistake , integrated circuit question or symptom produced while operating , we make wafer spatial process variation issue to make one materials of global search collect , put in order , analysis, describe and appear view these , The wafer process variation syndrome provide us with our study, arrangement, classification and analysis, So we use the wafer spatial process variation to find out the fountainhead of the yield variation. They also containt more information, which can offer to improve the yield and manufacturer’s productivity.

誌謝

本篇論文能夠順利的完成，首先，感謝我的父母這兩年來對我的 全力支持。另外，陳竹一老師的指導，研究過程中所遇到的問題，蒙 受老師的解惑，都得以突破瓶頸，順利解決問題，並給予諸多的鼓勵 與提攜。

次之， 感謝中華大學 GRC 給予我如此完善的學習環境以及學長 及學姐凱鈞、易書、文彬、智勝、雅鈴、佳傑、健勳、福呈共同研究 的歲月中，不吝互相指教，相互提攜都要謝謝您。

尤其感謝同學國樟、煌義的傾囊相授，學弟盈福、華祥於撰寫論 文過程中及平時程式撰寫時不吝互相指教，陪我度過最艱難的一段路 程，適時給我信心及提供建議。

羅久雄 誌於新竹 中華民國九十四年七月

目 錄

摘要 ………Ⅰ Abstract ………Ⅱ 誌 謝 …..………Ⅲ 目錄 ………IV 圖目錄 ………..VII

第一章 緒論 ………1

1.1 前言………1

1.2 研究動機………5

1.3 研究方法………6

1.4 論文架構………8

第二章 晶圓製程與晶圓測試 ……….10

2.1 何謂晶圓………..………...………..10

2.2 晶圓製程概觀……….….………10

2.2-1 前段製程 (Front End of Line)………….……..……...13

2.2-1-1 矽晶圓準備(silicon Wafer Preparation)……...…..13

2.2-1-2 晶圓製造 (Wafer Fabrication)…..…………..…..13

2.2-1-3 晶圓針測/分類 (Wafer Test/Sort)…....………….15

2.2-2 後段製程 (Back End of Line)……….…………..17

2.2-2-1 晶圓切割及封裝(Wafer Dicing and Package)…18 2.2-2-2 最後測試(Final Test)…………...………19

2.3 積體電路測試 (IC Test)………...19

2.3-1 參數測試 (Parametric Test)………..20

2.3-2 晶圓測試 (Wafer Test)………..20

2.3-3 封裝測試 (Package Test)………..22

2.3-4 可靠性測試 (Reliability Test)………...22

第三章 晶圓在製程變動上的分類……….23

3.1 晶圓圖在製程上的分類.……….…………...23

3.2 空間性及時間性變動(Spatial and Temporal Variation)...23

3.2-1 空間性變動 (Spatial variation)...23

3.2-2 時間性變動 (Temporal Variation )………24

3.3 系統性及隨機性變動(Systematic and Random Variation).……25

3.3-1 系統性變動(Systematic Variation)…..……..…………..25

3.3-2 隨機性變動(Random Variation)...26

第四章 空間性製程變動的分析………..27

4.1 晶片內部(within die)分析………...27

4.2 元件模擬參數設定……….29

4.3 分析及模擬結果……….31

4.4 GUI 模擬空間性製程變動之設計………...33

第五章 製程變動控制與良率提升……..…….………...35

5.1 製程變動控制與良率關係……….35

5.2 RUN TO Run Control Process……….36

5.3 先進製程控制(Advanced Process Control ,APC)………....…..38

第六章 先進製程發展趨勢與結論………..41

6.1 晶圓製程發展趨勢……….41

6.2 晶圓測試發展趨勢………...……….………….42

6.1 結論………..……….…………..43

參考文獻 ………...……….45

圖目錄

圖 1-1 半導體建廠成本演進 ..………..……….….2

圖 1-2 台灣 IC 製造業產能統計………..2

圖 1-3 台灣 IC 製造產業結構……….….3

圖 1-4 全球與我國 IC 產品的產植分布圖……….….3

圖 1-5 IC 製造流程…………..……….….5

圖1-6 晶片上電晶體數目增加趨勢………..8

圖1-7 晶圓尺寸與良率關係圖………..8

圖 2-1 前段製程(Front - End Making Process)………...………...12

圖 2-2 後段製程(Back - End Making Process)…...………...…12

圖 2-3 晶圓針測製程（Wafer Probe）……….17

圖 2-4 晶圓針測並作產品分類……….17

圖 2-5 晶圓測試流程………21

圖3-1 晶圓片與晶圓片(wafer to wafer)變動……….23

圖3-2 晶片與晶(Die to Die)變動……..………...………24

圖3-3晶片內部(Intra Die)變動………….. ..………..24

圖3-4 Lot to Lot 變動…...………...25

圖 4-1 Within Die Inverter Chain 三種排法……….28

圖 4-2 元件上的變動(Devices Variation)………..29

圖 4-3 內部連接線變動(Interconnect Variation)……….29

圖 4-4 Inverter Delay Time 標準常態分佈………..30

圖 4-5 反向器與反向器之距離空間相關性矩陣……….30

圖 4-6 反向器與反向器延遲時間空間相關性矩陣……….31

圖 4-7 Inter Die and Intra Die Correlation=0 ……….………..32

圖 4-8 Inter Die and Intra Die Correlation=0.9………….…………....32

圖 4-9 Inter Die Correlation=0.9 Intra Die Correlation=0…33 圖 4-10 Inter Die Correlation=0 Intra Die Correlation=0.9..33

圖 4-11 Inter Die Correlation=0 Intra Die Correlation=0(加入 製程變動)………33

圖 4-12 Inter Die Correlation=0.9 Intra Die Correlation=0.9(加 入製程變動) ………33

圖 4-13 GUI 模擬空間性製程變動之設計………34

圖5-1降低25~30%單位製造成本曲線………...36

圖5- 2 R2R控制塊 ………...………..37

圖5- 2 R2R控制器輸出入係………...…….…………...38

圖5- 3 APC Framework架構圖(1) …..………39

圖5- 4 APC Framework架構圖(2) ………..40

第一章 緒論 1.1 前言

半導體是電子產品的重要零組件，因此一國半導體產業之盛衰，

代表其電子產業興盛與否，半導體產業強大者，即表示其電子產品也 立於不敗之地:半導體產業是高技術密集及高資本密集的產業，故半 導體技術能力，也展現了一個國家在科技產業上之地位；為什麼美、

日、韓、及歐洲工業化國家各政府每年均大幅支援其國內半導體產業 研發，將其列為優先發展產業?此為其主要原因吧!我國電子產業在政 府長期支持及業者努力下，已是我國第一大產業，隨著資訊處理的需 求量與日巨增，也帶動了 IC 晶片應用的大幅成長，晶片製造商必須 不斷降低成本並縮短產品上市的時程，以因應產品生命週期持續縮短 的市場需求。除了持續加速發展先進製程技術外，晶圓尺寸也因應產 能的擴充如圖 1-1 所示[1]，由過去的 6 吋、8 吋至現今的 12 吋，正 邁向更大尺寸的晶圓時代。綜觀今日 IC 技術提昇的關鍵因素，在於

「製程線幅微縮」以及「晶圓尺寸加大」兩方面。在「製程線幅微縮」

方面，線幅每縮小一半，晶粒便增加 4 倍以上，故能有效提高生產效 能、降低生產成本並且提昇 IC 功能。在「晶圓尺寸加大」方面，則 是反應在降低生產成本與提高產能兩大部分圖 1-2 [2]，為下一波半 導體發展的必然趨勢！

圖 1-1 半導體廠建廠成本演進

圖 1-2 台灣IC製造業產能統計

我國IC工業發展至今，產業體系已具雛形，廠商數超過一百家，

從業員工在5萬人以上，整體產業結構如圖1-3 [3]所示，其中以IC設 計、IC製造及IC封裝、測試為主體(員工約4.8萬人)。近年來，國內產 業受到國內外廠商間合作案件增多和產業規模擴大後造成數量及樣 式需求增加的影響，使得IC設計和製造以外的產業內活動漸漸受到重 視，這些活動領域包括IC生產用原材料、IC設計軟體、光罩製作、封 裝、測試及生產流程等所需的設備。未來，國內IC產業將隨著IC設計

41.3%

48.6%

24.4%

20.9%

33.5%

19.3%

-3.9%

9.3% 6.8%

4.5%

0 2000 4000 6000 8000 10000 12000 14000

1995 1996 1997 1998 1999 2000 2001 2002 2003(e) 2004(f) 2005(f) 千片/年

-10%

0%

10%

20%

30%

40%

50%

60%

4吋折合8吋 5吋折合8吋

6吋折合8吋 8吋

12吋折合8吋 總產能成長率

/製造及週邊支援產業活動共生共榮條件之逐漸成熟而更緊密結合。 IC產業產品的發展重點與下游市場的需求息息相關。圖1-4 [4]是全 球與我國IC產品的產值分佈狀況，其中記憶體的需求比重高反應出下 游應用市場的特色。

晶圓製造儀器 設備

CAD軟體

晶圓製造材料

積體電路設計 (81)

晶圓 (12)

光罩 (25)

化學品 (6)

晶圓製造

(20)

導線架 (13)

IC 封裝 (23)

IC測試 (16)

圖 1-3 台灣IC製造產業結構 註：( )內之數字表示公司數

圖 1-4 全球與我國IC產品的產值分佈狀況

在半導體製程上，主要可分成 IC 設計、晶圓製程（Wafer Fabrication，簡稱 Wafer Fab）、晶圓測試（ Wafer Probe），及 晶圓封裝（Packaging）。所謂的半導體，是指在某些情況下，能夠 導通電流，而在某些條件下，又具有絕緣體效用的物質；而至於所謂 的 IC，則是指在一半導體基板上，利用氧化、蝕刻、擴散等方法，

將眾多電子電路組成各式二極體、電晶體等電子元件，作在一微小面 積上，以完成某一特定邏輯功能（例如：AND、OR、NAND 等），

進而達成預先設定好的電路功能。隨著技術的進步，在一單一晶粒聚 集佰萬顆以上電晶體的 IC，已非難事。一般而言，一顆 IC 的完成，

通常先後需經過電路設計、晶圓製造、光罩製作、晶圓測試、晶粒製 造、晶粒封裝和測試檢查等步驟，請參考圖 1-5 [5]。IC 的上市，挾 其輕、薄、短、小、省電、多功能、低成本等特長，席捲大半的半導 體市場，成為半導體的主流產品。若按其製程技術來區分，可大略分 為 Bipolar 和 MOS ( Metal Oxide Silicon )二大類。其中 Bipolar 製程 技術發展較早，但集積度較低且較耗電，除少數特定用途需較快工作 速度和耐較高電壓的場合外；MOS 製程的產品已攻佔了絕大多數的 應用市場。為了滿足下游電子產品追求高品質、高性能、大記憶容量、

低價格等需求；IC 相關業者莫不競相投入發展更微細的製程、也期 許製程變動與製程良率都能下降及提升。在晶圓測試流程中，晶圓圖 (Wafer Map)測試是晶圓製造完成的第一道關卡，此測試所蒐集到的

數據和現象，最能顯現出製程的特性與良率，甚至到成品的晶片也隱 含著些許訊息，晶圓測試是對晶片上的每個晶粒進行針測，在檢 測頭裝上以金線製成細如毛髮之探針（probe），與晶粒上的接 點（pad）接觸，測試其電氣特性，不合格的晶粒會被標上記號，

而後當晶片依晶粒為單位切割成獨立的晶粒時，標有記號的不 合格晶粒會被洮汰，不再進行下一個製程，以免徒增製造成本。

圖 1-5 IC製造流程

資料來源：工研院經資中心ITIS計畫，2000年9月

1.2 研究動機

近幾年來半導體技術快速的發展，如何有效控制製程的變動及找 出發生製程變動(Process Variation)的原因，對其良率提升具有決定性 的影響。而當製程發生變動時，最直接的分析方式即是分析晶圓

(Wafer)在製造過程上所發生的空間性製程變動(Spatial Process

Variation)，經由空間性製程變動(Spatial Process Variation)上的癥狀作 收集、編輯、分析、視覺化的呈現和量測實體參數，可以了解製造過 程中如:光罩問題 (Mask Problem)、蝕刻問題 (Etch Problem)、離 子植入問題(Ion Implantation Problem)、元件製作問題(Device Marking Problem))金屬內部接線問題(Interconnect Problem)…等 等。所以我會將研究重心放於有關晶圓製程變動(Wafer Process Variation)的資料蒐集及晶圓製程變動(Wafer Process Variation) 資料模擬和分析，在此過程中以了解到業界或學術界目前解決問題的 方法或研究理論，藉此機會的研究希望未來能學以致用。

1.3 研究方法

本論文所研究之主題在於半導體製程中，會有製程參數的偏移 量，這些偏移量有可能是在晶圓長成時造成的（如不均勻的雜質摻 量），或在較後面的蝕刻、製作光罩等步驟造成元件尺寸上產生偏移，

而導致元件的不匹配(miss-matching)。諸如以上許多的變因，其中有 一大部分是由材料本身的特性所造成或其它人為不可控制因素等 等，也就是說，這是我們目前無法理想去控制的變數。

現今的晶圓尺寸(Wafer Size)從以往的2吋慢慢進步到12吋，我 們知道每一顆IC均是由晶圓片上一顆晶粒(die) 而來，在一片晶圓 (Wafer) 上同時擁有相當數量的晶粒，由先前的描述我們知道晶圓會

有製程參數偏移，而製造的元件也會有尺寸不匹配的問題存在。但除 了這些問題外，我們發現另一個值得注意的問題，就是在同一製程但 分佈位置不同的晶粒，其參數偏移量與尺寸變動量是否維持一定呢？

其結果是否定的。事實上，以上所提到的這些變動量在同一顆晶粒中 與在晶粒和晶粒之間的變動大小是不同的，我們以晶粒內(intra-die) 和晶粒間(inter-die) 來區別這兩種情況，。而我們也知道晶圓(Wafer) 上最小的特徵尺寸稱為臨界尺寸(Critical Dimension，CD)越來越小 現已到了奈米技術階段，隨著晶圓尺寸(Wafer Size)變大，在一片晶 片(Chip)裡所包含的電晶體數目快速增加情況下請參考圖1-6 [6]晶 片(Chip)特性提升甚多，其晶圓的製程變動(Wafer Process Variation) 也就會越大而製程良率(Yield)就會開始向下減少請參考圖1-7 [7]，

所以我就以此做一個深入的研究，我會去參考國外著名大學對這方面 的研究去研讀一番，之後再去收集各大半導體廠各工業界或設備廠商 所公佈的技術或新聞稿等文件，進行資料整理以及基礎理論的瞭解，

再利用其製程步驟的位置不同、製程變動的來源予以分類，之後再利 用Matlab的GUI做一個晶圓製程變動(Wafer Process Variation)的模 擬。最後，期望對與於製程良率(Wafer Process Variation)及製程 變動(Process Variation)都能作有效的控制。

圖1-6 晶片上電晶體數目增加趨勢

圖1-7 晶圓尺寸與良率關係圖

1.4 論文架構

第一章、簡介：說明本論文研究動機、方法及論文內容結構。

第二章、製程技術與晶圓測試：分別說明目前半導體製程和晶 圓測試流程以及方法。

第三章、晶圓在製程變動上的分類。

第四章、晶圓在製程變動上的分析。

Transistors

10K 100K 1M 10M

1975 1980 1985 1990 1995

4040 8080

8086 80286 80386

80486

Pentium

Pentium III

1 2000

第五章、製程變動的控製及良率的提升。

第六章、先進製程發展趨勢與結論

第二章 晶圓製程與晶圓測試

2.1 何謂晶圓

「晶圓」乃是指矽半導體積體電路製作所用之矽晶片，由於其形

狀為圓形，故稱為晶圓；在矽晶片上可加工製作成各種電路元件結 構，而成為有特定電性功能之 IC 產品。

「晶圓」的原始材料是「矽」，地殼表面有著取之不盡用之不竭 的二氧化矽，二氧化矽礦石經由電弧爐提煉，鹽酸氯化，並經蒸餾後，

製成了高純度的多晶矽，其純度高達 0.99999999999。晶圓製造廠 再將此多晶矽融解，再於融液內摻入一小粒的矽晶體晶種，然後將其 慢慢拉出，以形成圓柱狀的單晶矽晶棒，由於矽晶棒是由一顆小晶粒 在熔融態的矽原料中逐漸生成，此過程稱為「長晶」，矽晶棒再經過 研磨、拋光、切片後，即成為積體電路工廠的基本原料----矽晶圓片，

這就是「晶圓」。國內自 2000 年起已有廠家生產 12 英寸(300mm) 晶圓片，未來將會是否生產 16 寸晶圓將指日可待。

「晶圓」的製造是整個電子資訊產業中最上游的部份，「晶圓」

產業的發展優劣，直接影響半導體工業，也可從中觀察出整個資訊產 業的發展趨勢。

2.2 晶圓製程概觀

晶圓製造是一個複雜且耗時的過程：首先要利用強大的電子設計

自動 (EDA) IC設計軟體來開始電路設計，接下來將積體電路佈局圖 ( Layout) 轉印到石英玻璃上的鉻膜層形成光罩或倍縮光罩。在另一 個領域，由石英砂提煉出的粗級矽在經過純化後再提拉成單晶棒，然 後才切片作成晶圓。晶圓經過邊緣和表面處理後，才和光罩/倍縮光 罩一起送到半導體廠去生產積體電路，其晶圓製造大致分為兩階段，

前段製程(Front - End Making Process)如圖2-1 [8]及後段製程(Back - End Making Process)如圖2-2 [9]：

前段製程(Front - End Making Process)

¾ 矽晶圓的準備 (Silicon Wafer Preparation)

長晶 (Crystal growing)，晶柱外圍研磨使圓(Rounding)，切 片和研磨 (Slicing and Polishing)。

¾ 晶圓製造 (Wafer Fabrication)

晶圓製造流程，如晶圓清洗、氧化積、光阻覆蓋，然後加上 光罩對準顯影，再經由蝕刻或離子植入...等製程，然後完 成晶圓。

¾ 晶圓針測/分類 (Wafer Test/Sort)

探針 (Probing)，測試 (Testing)，檢查在晶圓上的每一個晶粒 (Die)是否為不良品及良品以做分類。

後段製程(Back - End Making Process)

將晶圓上的晶粒切割、分離後，放置在導線架上做黏晶、打 線程序，在將其灌膠封裝，IC封裝的製程約有三十幾個步驟。

¾ 最後測試 (Final Test)

做終極的測試包含電氣特性、外觀…等等。

圖 2-1 前段製程(Front - End Making Process)

圖 2-2 後段製程(Back - End Making Process)

Cutting & inspection Crystal growth

Film deposition Photo resist

Application

Mask &

Photo-lithography

Etching Resist remove

diffusion & implant CMP

Pins Chip

Bonding Pad

Pins Chip

Bonding Pad

Wafer test

Dicing Die bone

Wire bone

Packing Packing test burn in

Marking

Wafer Test

2.2-1 前段製程(Front - End Making Process)

半導體元件前段製造過程可分為矽晶圓的準備、晶圓製造及晶圓 針測程，其中晶圓處理製程又包含黃光、蝕刻 、擴散及真空等過程。

2.2-1-1 矽晶圓的準備 (Silicon Wafer Preparation)

矽單晶通常以查克洛斯基法 (Czochralski Method,CZ) 或懸浮 代區法 (FlotinZone) 成長。大致上是將矸鍋中，盛有高純度矽的熔 融液(維持在矽熔點攝氏1414度以上的高溫)利用長條狀的晶種與熔 液接觸，再緩緩升起。單晶在固體晶種與熔液界面成長。浮區法利用 局部加熱法，使熔融矽不與平行矸鍋接觸。目前矽單晶成長技術已相 當成熟，其純度可達到每十億矽原子中僅含一個雜質原子(像一個外 國人躋身於十億人口的中國大陸一樣，比例非常低) ，而晶體中幾乎 全無缺陷。長成的圓柱形矽晶棒首先經切割成晶片。晶片的厚度選取 隨其直徑增加而增加，一般約數百微米。切割好的晶片再經機械研磨 及化學侵蝕，將表面磨光平滑如鏡，即成為積體電路基底的晶圓。

2.2-1-2晶圓製造 (Wafer Fabrication)

晶圓製造之主要工作為在矽晶圓上製作電路與電子元件（如電晶 體、電容體、邏輯閘等），為上述各製程中所需技術最複雜且資金投 入最多的過程，以微處理器（Microprocessor）為例，其所需處理步 驟可達數百道，而其所需加工機台先進且昂貴，動輒數千萬一台，其

塵室（Clean-Room），雖然詳細的處理程序是隨著產品種類與所使用 的技術有關；不過其基本處理步驟通常是晶圓先經過適當的清洗

（Cleaning）之後，接著進行氧化（Oxidation）及沈積，最後進行 微影、蝕刻及離子植入等反覆步驟，以完成晶圓上電路的加工與製作。

基本晶圓製造步驟通常是:

‧ 晶圓先經過適當的清洗（Cleaning）之後，

送到熱爐管（Furnace）內，在含氧的環境中，以加熱氧化

（Oxidation）的方式在晶圓的表面形成一層厚約數百個的二氧 化矽層，

‧ 緊接著厚約 1000 到 2000 的氮化矽層將以化學氣相沈積

（Chemical Vapor Deposition；CVP）的方式沈積（Deposition）

‧ 在剛剛長成的二氧化矽上，然後整個晶圓將進行微影

（Lithography）的製程，先在晶圓上上一層光（Photoresist）， 再將光罩上的圖案移轉到光阻上面。

‧ 接著利用蝕刻（Etching）技術，將部份未被光阻保護的氮化矽 層加以除去，留下的就是所需要的線路圖部份。

‧ 接著以磷為離子源（Ion Source），對整片晶圓進行磷原子的植 入（Ion Implantation），然後再把光阻劑去除（Photoresist Scrip）。製程進行至此，我們已將構成積體電路所需的電晶體 及部份的字元線（Word Lines），依光罩所提供的設計圖案，依

次的在晶圓上建立完成，接著進行金屬化製（Metallization）， 製作金屬導線，以便將各個電晶體與元件加以連接，而在每一 道步驟加工完後都必須進行一些電性、或是物理特性量測，以 檢驗加工結果是否在規格內（Inspection and Measurement）；

如此重複步驟製作第一層、第二層．．．的電路部份，以在矽 晶圓上製造電晶體等其他電子元件；最後所加工完成的產品會 被送到電性測試區作電性量測。

2.2-1-3 晶圓針測/分類 (Wafer Test/Sort)

經過晶圓製造(Wafer Fab)之製程後，晶圓上即形成一格格的小 格，我們稱之為晶方或是晶粒（Die），在一般情形下，同一片晶圓上 皆製作相同的晶片，但是也有可能在同一片晶圓上製作不同規格的產 品；這些晶圓必須通過晶片允收測試，晶粒將會一一經過針測（Probe）

儀器以測試其電氣特性，而不合格的的晶粒將會被標上記號（Ink Dot），此程序即稱之為晶圓針測製程（Wafer Probe）2-3 [10]。然後 晶圓將依晶粒為單位分割成一粒粒獨立的晶粒，接著，晶粒將依其電 氣特性分類（Sort）並分入不同的倉（Die Bank），而不合格的晶粒 將於下一個製程中丟棄。

晶圓針測包括下面幾道作業︰

‧ （1）晶圓針測並作產品分類（Sorting）如圖 2-4 [11]

路的連接，檢查其是否為不良品。除此之外，另一個目的是測 試產品的良率，依良率的高低來判斷晶圓製造的過程是否有 誤。良品率高時表示晶圓製造過程一切正常，若良品率過低，

表示在晶圓製造的過程中，有某些步驟出現問題，必須儘快通 知工程師檢查。

‧ （2）雷射修補（Laser Repairing）

雷射修補的目的是修補那些尚可被修復的不良品（有設計備份 電路在其中者），提高產品的良品率。當晶圓針測完成後，擁有 備份電路的產品會與其在晶圓針測時所產生的測試結果資料一 同送往雷射修補機中，這些資料包括不良品的位置，線路的配 置等。雷射修補機的控制電腦可依這些資料，嘗試將晶圓中的 不良品修復。

‧ （3）加溫烘烤（Baking）

加溫烘烤是針測流程中的最後一項作業，烘烤的目的有二：

（一）將點在晶粒上的紅墨水烤乾。

（二）清理晶圓表面。經過加溫烘烤的產品，只要有需求便可 以出貨。

圖 2-3 晶圓針測製程（Wafer Probe）

圖 2-4 晶圓針測並作產品分類 2.2-2 後段製程(Back - End Making Process)

workstation

Electronic interface Instrumentation

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−

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^SSttaaggee

‰ ‰ P Pr ro ob be e c ca ar rd d i in nt te er rf fa ac ce e

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Waaffeerr PPoossiittiioonn((XX,,YY,,ZZ,, ))

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Pass

Wafer Probing Memory Test Flow Wafer Probing Test

Pass

Faile

Defect

乃是電子產品生產的過程中，將各種電子元件，依需要而加以組裝、

連接之製程。構裝除對易碎的晶片提供了足夠的機械強度及適當的保 護，亦避免了精細的積體電路受到污染的可能性。半導體產品的附加 價值高、製造成本高，且產品的性能對於日後其用於最終電子商品的 功能有關鍵性的影響。因此，在半導體的生產過程中的每個階段，對 於所生產的半導體 IC 產品，都有著層層的測試及檢驗來為產品的品 質作把關。

2.2-2-1 晶圓切割及電子構裝 (Wafer Dicing and Package)

隨著 IC 產品需求量的日益提昇，推動了電子構裝產業的蓬勃發 展。而電子製造技術的不斷發展演進，在 IC 晶片「輕、薄、短、小、

高功能」的要求下，亦使得構裝技術不斷推陳出新，以符合電子產品 之需要並進而充分發揮其功能。構裝之目的主要有下列四種：

（1）電力傳送、（2）訊號輸送、（3）熱的去除、（4）電路保護 所有電子產品皆以「電」為能源，然而電力之傳送必須經過線路之連 接方可達成，IC 構裝即可達到此一功能。而線路連接之後，各電子 元件間的訊號傳遞自然可經由這些電路加以輸送。電子構裝的另一功 能則是藉由構裝材料之導熱功能將電子於線路間傳遞產生之熱量去 除，以避免 IC 晶片因過熱而毀損。最後，IC 構裝除對易碎的晶片提 供了足夠的機械強度及適當的保護，亦避免了精細的積體電路受到污 染的可能性。IC 構裝除能提供上述之主要功能之外，額外亦使 IC 產

品具有優雅美觀的外表並為使用者提供了安全的使用及簡便的操作 環境。 IC 構裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）

兩種，而目前商業應用上則以塑膠構裝為主。以塑膠構裝中打線接合 為例，其步驟依序為晶片切割（die saw）、黏晶（die mount / die bond）、銲線（wire bond）、封膠（mold）、剪切/成形（trim / form）、

印字（mark）、電鍍（plating）及檢驗（inspection）等。

2.2-2-2最後測試 (Final Test)

半導體製造最後一個製程為最後測試 (Final Test)，測試製程可分 成初步測試與最終測試，其主要目的除了為保證顧客所要的貨無缺點 外，也將依規格劃分IC的等級。在初步測試階段，包裝後的晶粒將會 被置於各種環境下測試其電氣特性，例如消耗功率、速度、電壓容忍 度．．．等。測試後的IC將會將會依其電氣特性劃分等級而置入不同 的Bin中（此過程稱之為Bin Splits），最後因應顧客之需求規格，於 相對應的Bin中取出部份IC做特殊的測試及燒機（Burn-In），此即為 最終測試。最終測試的成品將被貼上規格標籤（Brand）並加以包裝 而後交與顧客。未通過的測試的產品將被降級（Downgrading）或丟 棄。

2.3 積體電路測試 (IC Test)

積體電路測試 (IC Test)乃是於IC構裝後測試構裝完成的產品之

性功能作分類（即分Bin），作為 IC不同等級產品的評價依據；最後 並對產品作外觀檢驗（Inspect）作業。而積體電路生產中的幾項重 要測試：參數測試(Parametric Test)、晶圓測試 (Wafer Test)、封裝測 試 (Package Test)、可靠性測試 (Reliability Test)。

2.3-1 參數測試 (Parametric Test)

晶圓(Wafer)的生產以LOT為單位，一個LOT大約是50片晶圓。當 晶圓做好之後，晶片尚未切割之前，必須先進行參數測試(Parametric Test)。這個測試所使用之測試電路被放置在晶圓中，晶片與晶片之間 的路徑上，成條狀排列。肉眼難見，用放大鏡比較容易清楚看到。生 產工程師會從五十片晶圓中，抽出若干片進行檢查，檢查這些測試線 路的電流、電壓和延遲時間…等等特性， [在一片晶圓中有數個地方 設有參數測試電路 (Parametric Test Circuit)]，假設如果有晶圓不能通 過既定規格[或者是超過一定比例的晶圓不能通過IC測試]，那麼整個 Lot的晶圓都可能會被視為不良品，而予以銷毀。如果參數測試 (Parametric Test)過關，再經過(Wafer Test)之後，就是晶片的切割 (Dicing)與分離，由於切割必然經過晶片與晶片之間的路徑，測試線 路必然遭破壞。由於測試線路已完成其任務，所以也就無所謂。

2.3-2 晶圓測試 (Wafer Test)

在晶圓製造完成後，便需進入晶圓測試的階段，一般常見的晶圓 測試製程如圖 2-5 [12]所示。晶圓測試是利用測試機台與探針卡(Probe

Card)來測試晶圓上每一個晶粒，以確保晶粒的電氣特性與效能是依 照設計規格製造出來的。測試機台經過特殊設計，其檢測頭可以裝上 以金線製成細如毛髮的探針(Probe)，探針是用來與晶片上的銲墊(Pad) 接觸，以便直接對晶片輸入信號或偵讀輸出值。在進行晶圓測試的逐 一檢測時，若晶粒未能通過測試，則此晶粒將會被打上一記號以作為 不良品的標示；針對檢測結果不良的晶粒，有些晶粒(如記憶體晶粒) 在設計時即保留修補區塊，便可經由雷射修補的製程將晶粒修補為功 能正常的晶粒。而後進行晶片切割和分離時，這些屬於不良品的晶粒 將會被篩檢出來，而不進行後續的封裝製程；經由晶圓測試的結果，

功能正常的晶粒才進入下一階段的封裝製程。此外這些測試結果，亦 可回饋給設計與製造廠商進行分析，以作為未來設計效能與良率提昇 的參考依據。

客戶 待測品

運送 入庫 上線 備料

晶圓針測 (CP1) _H

雷射 修補

電性 抽測 (CP2)

烘烤

PASS

Hold

出貨前 抽驗

產品入庫

出貨 ^運送客戶 客戶 待測品 PASS

運送 入庫 上線 備料

晶圓針測 (CP1) _H

雷射 修補

電性 抽測 (CP2)

烘烤

PASS

Hold

出貨前 抽驗

產品入庫

出貨 ^運送客戶

PASS

如圖 2-5 晶圓測試流程

資料來源：清大工工；工研院 IEK-ITIS 計畫整理(2003/10)

2.3-3 封裝測試 (Package Test)

通過晶圓測試的所有晶片，會被送往封裝工廠，進行封裝工作。

晶片被置於腳架(Lead Frame)上，打上Bonding，以熱熔之塑膠封蓋，

再冷卻打上標記。完成這些步驟已現成型之IC會被送回測試部門進行 Package Test。這次測試，雖然方法不同，但測試之項目仍與晶圓測 試相同。Package Test的目的是在確定IC經過Bonding和冷熱變化之後 是否有任何失誤或不良。雖然測試之項目甚多，但因高度自動化，一 顆IC只需幾秒左右即可通過一切Package Test。所有沒有問題的IC，

至此便可進行自裝並出貨給客戶。

2.3-4 可靠性測試 (Reliability Test)

為了保證IC生產之長期品質，品管部門的人員會對所有量產之IC 產品中抽取若干樣品，進行長時間之可靠性測試 (Reliability Test)。

這些測試包括Latch Up測試，溫度循環測試，高溫貯存測試，濕度貯 存測試等。進行這些測試的原因無他，最主要就是保證IC具有良好長 期而穩定之品質，並由不良品之發現來改善製程，提高生產良率。

第三章 晶圓在製程變動上的分類

3.1 晶圓圖在製程上的分類

一般在晶圓製造過程中難免有製程變動產生，所以我在這裡就針

對晶圓發生製程變動去做了一個完整的分類:

1. 空 間 性 製 程 變 動 與 時 間 性 製 程 變 動 (Spatial and Temporal variation)

2. 系統性及隨機性變動(Systematic and Random Variation)

3.2 空間性及時間性製程變動(Spatial and Temporal Variation)

3.2-1空間性製程變動(Spatial variation)

空間性(Spatial)的製程變動(Process Variation)可區分成下列幾項:

i. 晶圓片與晶圓片(wafer to wafer)如圖3-1所示[12]之間的製程變動 (Process Variation)。

圖3-1 晶圓片與晶圓片(wafer to wafer)

不好因而造成一個Lot的晶圓(Wafer)一致發生變動。

ii. 晶片與晶片(Die to Die)之間如圖3-2所示[13]所發生的製程變動 (Process Variation)

圖3-2 晶片與晶片(Die to Die)

它所發生的原因是由於我們在製做晶圓( Wafer)時所使用的測試 機或各種不同的生產製作設備由於生產線上技術人員懆作非均一 性 (Uniformity)因而產生製程上的變動。

iii. 晶片內部(Intra Die)如圖3-3所示[14]之間的製程變動(Process Variation)。

圖3-3晶片內部(Intra Die)

它所發生的原因是由於在晶圓製程整合(Wafer Process

Integration)及晶圓製程控制(Wafer Process Control)之間所發 生的問題。

3.2-2時間性製程變動(Temporal variation)

時間性(Temporal)製程變動(Process Variation)區分成下列幾項:

1. ㄧ批晶圓與ㄧ批晶圓(Lot to Lot)如圖3-4所示[15] 之間的製程變動 (Process Variation)。

to 圖3-4 Lot to Lot 2. 晶圓片與晶圓片(wafer to wafer)如圖3-1所示[12]之間的製程變動

(Process Variation)。

以上這兩種發生原因在於你所使用的晶圓製造設備，都使用不同的 製造設備來製造晶圓，而另一種原因在於晶圓製程整合與製程技術 設計的相互產生影響的問題。

3.3系統性製程變動(Systematic Variation)與隨機 性製程變動(Random Variation)

3.3-1系統性製程變動(Systematic Variation)

系統性製成變動(Systematic Variation)則是指在一片晶片中，

發生系統性製程變動，而發生系統性製程變動的晶片是由於一定特殊 的發生原因，以致產生特殊的晶片內部元件故障。因此，可藉由分析 故障晶片(Fail die)所呈現的空間分佈(Spatial distribution)去追查可能

發 生 問 題 的 製 程 或 是 機 台 ， 如 顯 影 時 光 罩 對 不 準 (Photo-mask misalignment)，過度蝕刻(Over-etching)等。系統性製成變動所產生 的原因通常是有跡可尋的，因此只要找出造成系統性故障的樣型即可 推出異常的原因，進而消除這些系統性製成變動。

3.3-2隨機性製程變動(Random Variation)

隨機性製程變動(Random Variation)是指故障晶片沒有一定的 樣型或是群聚，而是隨機的分佈在晶片上。隨機性製程變動(Random Variation)發生的原因相當地複雜，而且可能存在非線性的交互作 用，因此很難真正找出導致他產生的主要因素。雖然理論上不可能完 全消除這些隨機性製程變動(Random Variation)，但卻可藉由提高晶 圓製程的準確度而降低發生的機率

第四章空間性製程變動的分析

我們知道，在半導體製程中，會有製程參數的偏移量，這些偏移 量有可能是在晶圓長成時造成的（如不均勻的雜質摻雜量），或在較 後面的蝕刻、製作光罩等步驟造成元件尺寸上產生偏移，而導致元件 的不匹配(mis-matching)。諸如以上許多的變因，其中有一大部分是由 材料本身的特性所造成或其它人為不可控制因素等等，也就是說，這 是我們目前無法理想去控制的變數,所以我們實際去做晶片內部

(Within Die)模擬分析把一個晶片(chip) 內部去串 81 個反向器

(Inverter)，而這 81 個反向器(Inverter)我們又可以依照元件在空間性 上的不同擺設位置可以再把它分成三種排法，我們就以這三種不同的 排法去看那一種對於空間性製程變動最小 。

4.1 晶片內部(Within Die)分析

我們實際去用亂數產生器去取樣 1000 片 Wafer 之後去設定每一 個 Chip 中的排法並串 81 個反向器(Inverter)，並考慮在電路佈局中的 分佈情況，以反向器之間的距離來給定各反向器彼此間的相關性。其 相關性的給定分別為前級與下一級間之相關係數為 r，前級與下下級 則為 r² 相關性公式(1-1)，依此類推下去。給定不同的 r 值，在進行 幾次之常態分佈亂數模擬後，分析所得數據得到反向器串之傳輸延遲

中這三種排法圖 4-1[16]中到底那一個延遲時間 Delay Time 的共變 異數最小。

在半導體製造過程中如果發生空間性製程變動就會造成反向器 串在傳輸過程中其反向器串延遲時間 Dealy Time ( DT) 變動就會變 的比較大，一般發生空間性製程變動不外乎元件製作上的變動

(Devices Variation)如圖 4-2[17]以及元件製作完成時在做內部連接線 時所發生的內部連接線變動(Interconnect Variation)如圖 4-3[18]所以 我們在半導體製造過程中我必須注意這兩個變動內部的製程參數!

………(4-1)式

圖 4-1 Within Die Inverter Chain 三種排法

第一種 第二種 第三種

3 Chain

27 S tages

27 1

1 2 3 9

9 1

9 Chain

2 1

St ages 9

2 2

x y

σ _A = σ ⁺

1 chain

81 1

81 st ages

圖 4-2 元件上的變動(Devices Variation)

圖 4-3 內部連接線變動(Interconnect Variation)

4.2 元件模擬參數設定

我們知道因為反向器與反向器之間的延遲時間 Delay Time 會受 到外在環境的影響及每一個反向器的內部電性參數都不一樣，所以我 們可以把反向器的延遲時間 Delay Time 看成是一個標準常態分佈如 圖 4-4[19]所示，而我們再去根據反向器與反向器之間的距離做空間 上相關性分析如圖 4-5[19]所示，最後我們可以得到一個反向器與反 向器之間在空間相關性延遲時間 Delay Time 矩陣之後去模擬分析如

Key parameters:

- Metal thickness t

- Dielectric thickness h

₁

h

₂

- Metal line width

( and line spacing) w , s

圖 4-6[20]所示。

圖 4-4 Inverter Delay Time 標準常態分佈

圖 4-5 反向器與反向器之距離空間相關性矩陣

0.6 0.7 0.8 0.9 1.1 1.2 1.3 1.4

0.0005 0.001 0.0015 0.002 0.0025 0.003

ytilibaborPytisneDytilibaborPytisneD

μM : 1, σM : 0.1

Inverter Delay Time

2 2

x y

σ _A = σ ⁺

X 2X

IN1 1

IN1

σ 1 σ ² σ ³ σ ¹ σ ² σ ⁵ σ ¹⁰

3X

Inverter = IN

IN2 IN3 IN4 IN5 IN6 IN7 IN8

y

圖 4-6 反向器與反向器延遲時間空間相關性矩陣

4.3 分析及模擬結果

我們去模擬在一片 Wafer 上去做一種排法並去分析加入反向器與 反向器間延遲時間相關性矩陣，之後再去做另兩種排法。我們去計算 出它們這三種排法在 Inter die 相關性等於 0 及相關性等於 0.9 時或 是 Intra die 相關性等於 0 及相關性等於 0.9 時到底那一種排法它的 延遲時間的變動量最小，之後我們再去考慮當發生製程變動

Mean 及 Sigma 都會隨圓心變動而變動，所以我們再去看它們的延 遲時間的變動量何者最小，以下是我所模擬出來之結果。

0.98 1.03

1.20 0.73

0.90 0.90

0.88 0.99

1.02 1.05

0.98 1.03

0.98 1.03

1.20 0.73

0.90 0.90

0.88 0.99

1.02 1.05

0.98 1.03

0.92 1.07

0.93 0.91

0.95 1.10

1.09 0.86

1.03 1.00

0.92 1.08

0.92 1.07

0.93 0.91

0.95 1.10

1.09 0.86

1.03 1.00

0.92 1.08

0.99 0.98

1.16 1.06

1.18 0.97

1.11 1.06

0.74 0.88

0.99 0.98

0.99 0.98

1.16 1.06

1.18 0.97

1.11 1.06

0.74 0.88

0.99 0.98

Sample Size

De vi c es Si ze (Inverter Numbe r)

(unit)

1 213

Total Delay Time 81

1

… …

…

0.76 0.93

0.90 0.91

0.97 0.82

0.92 0.92

0.92 1.03

0.76 0.93

0.76 0.93

0.90 0.91

0.97 0.82

0.92 0.92

0.92 1.03

0.76 0.93

1.05 0.97

1.00 1.11

0.92 1.06

0.93 1.02

1.00 0.80

1.05 0.98

1.05 0.97

1.00 1.11

0.92 1.06

0.93 1.02

1.00 0.80

1.05 0.98

0.87 1.10

1.04 0.95

0.87 1.16

0.87 0.98

0.90 0.95

0.87 1.10

0.87 1.10

1.04 0.95

0.87 1.16

0.87 0.98

0.90 0.95

0.87 1.10

… …

… …

…

2 123 124 212

… …

79.8 79.9 79.8

79.9 81.281.2 82.582.5 82.782.7 82.482.4

μM : 1, σM : 0.1 μM : 1, σM : 0.1

Chip ID

Die to Die (inter die) Correlation = 0.9 Within Die (intra die) Correlation = 0.9

(81x1)

圖 4-7 Inter Die and Intra Die Correlation=0

圖 4-8 Correlation=

圖 4-8 Inter Die and Intra Die Correlation=0.9

Max=101 (unit) Min=55.6 (unit) Variance =59.7( unit )

σ ^{81 x 1 =} σ ^{27 x 3} = σ ^{9 x 9}

Die to Die (inter die) Correlation = 0 Within Die (intra die) Correlation = 0

Max=93.5 (unit) Min=60 (unit) Variance =37( unit)

Max = 96 (unit) Min = 58 (unit) Variance = 50( unit)

Max = 97.6 (unit) Min = 54.9 (unit) Variance = 63 ( unit)

σ ^{81 x 1} < σ ^{27 x 3} Die to Die (inter die) Correlation = 0.9 < σ ^{9 x 9}

Within Die (intra die) Correlation = 0.9

Die to Die (inter die) Correlation = 0.9

Max=91.5 (unit) Min=65 (unit) Variance =28.6 ( unit)

Within Die (intra die) Correlation = 0

σ ^{81 x 1 =} σ ^{27 x 3} = σ ^{9 x 9}

圖 4-9 Inter Die Correlation=0.9 Intra Die Correlation=0

Max=100 (unit) Min=51 (unit) Variance =67 ( unit)

Max = 101.2 (unit) Min = 55.7 (unit) Variance = 79.23 ( unit)

Max = 105 (unit) Min = 54 (unit) Variance = 90 ( unit)

σ ^{81 x 1} < σ ^{27 x 3} Die to Die (inter die) Correlation = 0 < σ ^{9 x 9}

Within Die (intra die) Correlation = 0.9

圖 4-10 Inter Die Correlation=0 Intra Die Correlation=0.9

μM : 1, σM : 0.1 μM : 1, σM : 0.1

Max=95 (unit) Min=51 (unit) Variance =58( unit)

9 x 9 27x 3

81 x 1

Max = 95 (unit) Min = 52 (unit) Variance = 58( unit)

Max = 92 (unit )Min = 53 (unit) Variance = 58( unit)

Variation

= =

Die to Die (inter die) Correlation = 0 Within Die (intra die) Correlation = 0

圖 4-11 Inter Die Correlation=0 Intra Die Correlation=0(加入製程變動)

9 x 9 27x 3

81 x 1 < Die to Die (inter die) Correlation = 0.9 <

Within Die (intra die) Correlation = 0.9

4.4 GUI 模擬空間性製程變動之設計

我們實際用 Matlab 之 GUI 如圖所示 4-9[23]來去做一個使用者

介面，這對於我們去了解半導體製程變動上會有一個很深的體會，這 個使用者介面不但方便其使用上去設定一些參數質也都會簡單，裡面 包含了許多製程規格可以讓我們去看不同規格下的製程變動是如何 並也考慮了一些關於製程變動後對於圓心的偏移等問題詳情的模擬。

圖 4-13 GUI 模擬空間性製程變動之設計

圖 4-12 Inter Die Correlation=0.9 Intra Die Correlation=0.9(加入製程變

第五章 製程變動控制與良率提升

5.1 製程變動控制與良率關係

當半導體產業走向ULSI 時代，並隨著 3、5族的起步，生產良 率變成一個相當重要的問題。而精準的製程控制成為一個必要的條 件。所以對於如何提升設備的良率、整體設備使用率(OEE:Overall Equipment Effectiveness) 以及降低製程變動、減少晶圓壞片(製程錯誤) 及監視晶圓(Monitor Wafer)都成為生產成本與產品品質的關鍵指標。

所以在判斷製程於生產過程中，生產品質的變異是否顯著。若變 異顯著，則指製程有特殊原因存在，應該加以鑑定及矯正。若變異不 顯著，則指製程祗有一些共同原因，須稍加調查及調整，製程在此狀 況下為在全面的控制狀態下。控制狀態下的製程到底有何實際的利 益，各製程步驟的良率變異會較小。

以往業界在製程控制方面，大都使用統計製程控制(Statistical Process Control，SPC)，由於產品的測試結果不一定緊接著在製程 結束，若量測機台無法在下一批貨之前測出產品有異常的情形兒發生 時間延遲(Time Delay)，則會造成下一批貨的良率損失。傳統SPC在 這方面似乎面臨了瓶頸，無論是在設備部門的機台控制或是製程部門 的良率提升，都無法依賴事後量測結果來追溯製程偏離或是變異。

Process Control，APC)是未來半導體廠邁向每年降低25% ~ 30%單位 製造成本的重要解決方法如圖5-1 [24]。因為APC包含即時機台狀態 監控 (Real Time Monitor)、即時製程工程資料分析進行錯誤診斷分類 (Fault Detection and Classification，FDC)、Feed back/Feed forward Run to Run Control 及預知保養(PdM-Predictive Maintenance)提醒等功能。

所以由此可知我們可以藉由先進製程控制(Advanced Process Control，APC)來去改善我們的製程良率並減少製程變異發生的機會!

圖5-1 降低25~30%單位製造成本曲線 資料來源 : International SEMATect

5.2 Run to Run Control Process

Run to Run Control (R2R)是一種離散式控制，主要用在動態調整 實際用於生產設備上的製程配方(Process Recipes)，以消除或減少設備 參數飄移等干擾因素對晶圓所造成的影響。圖 5- 2[25]為典型的 Run

to Run Control 方塊圖。經過上一站(圖 5-2 中 Process N-1)的量測設備 後，目前晶圓進入本站(Process N)的同時，上一站的量測結果傳送給 本站的控制器，以供控制器作為本站本次製程配方的調整依據，這種 控制稱為前饋控制(Feed Forward Control);以之前的晶圓經過本站的 量測設備後，當目前晶圓進入本站的同時，本站以之前的量測結果傳 送回本站控制器，供控制器做為本站本次製程配方的調整依據，這種 控制稱為回饋控制(Feed Back Control)。前饋控制(Feed Forward

Control)利用量測結果告知控制器實際的製程起點，而回饋控制(Feed Back Control)是利用量測結果告知控制器實際的製程終點。若將控制 器的部份獨立出來，則可看出如圖 5-3[26]中輸出與輸入的關係。Run to Run Control 將設備中特定製程的製程配方與前製程(Upstream Process)結果、後製程(Downstream Process)結果比對，並提出建議的 製程配方(或通常是製程配方修正值)。

圖5- 3 R2R控制器輸出入關係 資料來源：工研院IEK-ITIS計畫整理

5.3 先進製程控制(Advanced Process Control，APC)

依據國外相關研發趨勢之歸類，先進製程控制(Advanced Process Control，APC)如圖 5-4[27]及圖 5-5[28]大致可概分為 Run-To-Run (R2R or RbR)控制或 MBPC(Model-Based Process Control)及失誤偵測與分類(Fault Detection and Classification; FDC) 技術，其中 R2R 是線上即時整合機臺設備、製程操作、狀態變數及 晶片量測品質變數，透過製程模式之預測估算，進行線上回饋調整製 程參數；MBPC(Model-Based Process Control)FDC 則強調即時預 測機臺或元件失效，透過失誤分類技術尋找失效或異常狀態之根本原 因，以其掌握設備健康狀態(EquipmentHealth Condition)，進而達成 以預測性維修(Predictive Maintenance)為基準之設備維修機制，減少 控片之使用並避免不必要之維修，以增加機臺之產率及操作效率。簡 而言之，半導體製造廠引入 APC 技術可獲致下列投資效益：

（一）、 降低製程或設備異常所導致之報廢晶片數。

（二）、 由系統即時偵測並診斷機臺失誤，正確掌握停機時機，並進

行維護工作，以減少非預期停機與報廢晶片之損失，增加產品良率。

（三）、 減少製程變異，改善 Cpk，達到品質提昇之目標。

（四）、 透過製程與設備即時狀態監控，達到預測性維修之目的，減 少不必要的設備維修，增加設備利用率、提升人員操作效率及減少備 料成本。

（五）、 有效降低製程與設備異常之危害風險，達到預防性之安全操 作目標。如上所述，APC 的技術開發在國內尚在萌芽階段，所以我 國必須加強 APC 的技術開發才能減少製程變異所帶來的影響以增加 良率。

圖5- 4 APC Framework架構圖(1)資料來源：工研院ITRI/MIRL

圖5- 5 APC Framework架構圖(2) 資料來源：工研院ITRI/MIRL

第六章先進製程發展趨勢與結論

6.1 晶圓製程發展趨勢

對晶圓代工業者而言，如何開發先進製程不僅有助於晶圓代工 業者切入利潤更佳的市場，更能與 IC 設計公司同步成長，另一方面 則有助於其爭取 IDM 委外訂單的釋出。簡言之，先進製程的開發，

正關乎著晶圓代工業者在半導體產業價值鏈上競爭力的強弱。

就需求面而言，雖然業者不斷致力於降低成熟製程的產出，轉 而擴大提升先進製程的產能，以提升先進製程的產出比例。然反應在 供需的產能利用率趨勢圖上卻可發現，縱使先進製程的比例不斷上 升，但先進製程的產能利用率卻依舊高於成熟製程。可見在電子產品 朝向輕薄短小高效能的趨勢帶動下，以追求高效能、具成本競爭力的 先進製程晶圓代工總較能吸引 IDM 委外代工及 Fabless 業者的青睞。

就供給面晶圓代工業者而言，從事先進製程代工服務，一方面 可以藉由較高附加價值代工創造較高的毛利，另一方面亦可藉由較高 技術門檻的先進製程代工服務，阻礙後進者的價格競爭，進而享有經 濟上的超額利潤。

在供需兩面良性互動下，未來先進製程將由當前主流的 0.18 微 米，快速進展到 0.13 微米甚至 90 奈米世代。而這正也是推動半導體

6.2 晶圓測試發展趨勢

隨著設計發展趨勢朝向單位面積電路密度增加、功能增強的方向 前進，電子產品所需的引腳數(I/O)也隨著增加，促使單一晶片及積體 電路後段製程成本跟著水漲船高。在進行系統單晶片設計(System on Chip；SoC)、多晶片模組封裝(Multi Chip Module；MCM)或近期備受 矚目的系統封裝(System in a Package；SiP)時，為避免造成整組模組 的報廢而浪費成本，封裝前的晶圓測試及單一晶粒良品的把關，均使 完整及可靠的晶圓測試日趨重要。

此外，由於 I/O 數的急遽增加，新的封裝方式也越來越被廣泛運 用，使得晶圓測試的製程亦受到影響。如採用覆晶(Flip Chip)封裝技 術與晶圓級封裝(Wafer Level Package；WLP)，由於此兩種封裝技術 的製程中需在晶圓製造完成後，在晶圓上進行長凸塊(bumping)製 程，因此除了在晶圓製造完畢後需進行晶圓測試外，業界亦開始考 量，在植凸塊製程後進行晶圓測試的必要性。以晶圓級封裝的晶圓測 試為例，目前已有廠商在植凸塊製程後，先進行晶圓切割，在晶粒仍 以背膠(Tape)固定的狀態下，進行晶圓測試的製程。

根據 2001 年 ITRI 所公佈的封裝技術藍圖中指出，目前打線接合 技術的封裝產品間距可達 35μm，預計至 2005 年將可進一步縮減至 20μm。在晶片體積縮小，以及銲墊間距亦隨之縮小的影響下，探針 設備與探針卡是否能快速且準確的與銲墊接觸，便成為晶圓檢測技術

未來的重點發展方向。

在降低測試成本的考量下，有效縮減測試時間，也是各業者所持 續追求的發展方向，因此增加同時測試的晶粒數(Multi-DUT)亦是探 針卡廠商努力發展的目標。依據不同類型的產品，由於其 I/O 數的不 同，可同時進行晶圓測試的晶粒顆數也有所不同。以記憶體產品來 說，一般可同時測試 32、64 顆晶粒，甚至可同時對 128 顆晶粒進行 針測；而國際探針卡製造大廠 FormFactor，更在 2003 年推出可同時 針測 253 顆晶粒的探針卡，針對 300mm 的 DRAM 晶圓，將可在六次 的探針接觸下，完成整片晶圓的測試。

6.3 結論

本論文是以分析晶圓製程變異為出發點，我先以不斷的收集我所 要探討的資料、並吸收在學校所無法瞭解的知識與訊息，我也憑藉著 網路無彿屆的資料庫，能讓我們擴展科技新知視野，進而針對我所要 研究的議題慢慢的深入分析及用 Matlab GUI 完全一一展現與實現我 所要模擬的結果!

半導體製程技術不斷的進步而我們所製造出來的晶圓尺寸 (Wafer Size)也不斷增加，其晶圓製程變異(Wafer Process Variation)也 就越大進而導致晶圓製程良率的(Wafer Process Yield)下降，所以 我所研究的方向在於如何將晶圓製程變異減小，並將整體晶圓製程良

所發生的空間性製程變異( Spatial Process Variation)透過 Matlab GUI 模擬實現讓大家知道晶圓製程(Wafer Process)的重要性，而後可以針 對我所做出來的結果實際去下 Test Chip 並可以用 Test Chip 去驗證我 所做的分析與實際有無符合。

最後我們探討對於不同的製程我們可以用先進製程控制

(Advanced Process Control，APC)的方法使製程變異所發生的機率 降低，並使晶圓製程良率(Wafer Process Yield)提升這就是我們所 要達到的目的!

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